重布線(xiàn)層 （rdl）： 當(dāng)今先進(jìn)封裝技術(shù) 的組成部分

1、Advanced Packaging重 布 線(xiàn) 層封 裝 技 術(shù)26 2011 Aug/Sep 半導(dǎo)體科技 www.solidstatechina.com重布線(xiàn)層 (RDL): 當(dāng)今先進(jìn)封裝技術(shù) 的組成部分只有極少數(shù)芯片I/O端口是按照面陣列形式來(lái)進(jìn)行設(shè)計(jì)的，這樣就有必要開(kāi)發(fā)一種重布線(xiàn)技術(shù)，以在扇入(fan-in)區(qū)實(shí)現(xiàn)(凸點(diǎn))陣列封裝，與此同時(shí)，人們一直都在開(kāi)發(fā)許多新型的封裝技術(shù)：諸如晶圓級(jí)封裝(WLP)、扇出(fan-out)區(qū)封

2、裝，以及基于硅通孔的中介層和芯片堆疊封裝等技術(shù)。Philip Garrou, Microelectronic Consultants of North Carolina, Research Triangle Park, NC USA; Alan Huffman, RTI Int., Research Triangle Park, NC USA倒裝芯片（FC）的概念可以可追溯到上 20 世紀(jì) 60 年代的中后期，IBM 公司將其稱(chēng)作為“可

3、控坍塌芯片連接” （C-4） 。很明顯，倒裝芯片技術(shù)是一種基于小尺寸芯片、高 I/O 密度，并具有優(yōu)秀電學(xué)和熱學(xué)性能的互連方式。然而，在 20世紀(jì) 60 年代到 80 年代期間，這種技術(shù)只局限于在那些高端計(jì)算機(jī)公司中使用，因?yàn)楣瑁⊿i）材料和印制電路層壓板（PWB）之間的熱膨脹系數(shù)（CTE）很不匹配，這種倒裝芯片就只能采用昂貴的陶瓷基板封裝技術(shù)。對(duì)于倒裝芯片來(lái)說(shuō)，要被那些微型化便攜式產(chǎn)品（諸如：筆記本電腦、移動(dòng)電話(huà)、尋呼機(jī)和便攜式攝像機(jī)

4、等）廠(chǎng)商廣泛接受的話(huà)，就需要一種可靠的、并且是低成本的倒裝芯片工藝技術(shù)。在 20 世紀(jì) 90 年代早期，日本 IBM 公司曾報(bào)道過(guò)，如果進(jìn)行倒裝芯片的底部填充，那么倒裝芯片可以可靠地直接貼裝在 PWB 基板上。Unitive 和 FTC 公司隨后研發(fā)了具有更低成本的凸點(diǎn)下金屬化層（UMB） 、更低成本的焊點(diǎn)形成技術(shù) （FCT 公司 -重布線(xiàn)層(RDL)技術(shù)不具有 I/O 端口面陣列設(shè)計(jì)的芯片是阻礙倒裝芯片技術(shù)早期應(yīng)用的主要原因，而采用重

5、布線(xiàn)層（RDL）技術(shù)就可解決這一問(wèn)題（圖 1）——它是在晶圓表面沉積金屬層和介質(zhì)層并形成相應(yīng)的金屬布線(xiàn)圖形，來(lái)對(duì)芯片的 I/O 端口進(jìn)行重新布局，將其布置到新的、 節(jié)距占位可更為寬松的區(qū)域。這種 RDL 需要采用高分子薄膜材料圖1. 在重布線(xiàn)層（RDL）上形成凸點(diǎn)。Fan-in WLPFan-out WLP Interposers with TSVBumpingCMOS image sensors with TSVStacked dev

6、ices with TSVHigh-capacity memory Processer焊膏的模板印刷 ； Unitive 公司 - 電鍍）以及重布線(xiàn)層（RDL）技術(shù)。在本世紀(jì)的早期，F(xiàn)CT 和 Unitive 公司的這種技術(shù)獲得了所有主要的組裝工廠(chǎng)，包括日月光（ASE）封裝公司，安靠封裝測(cè)試公司（Amkor） ，星科金朋（STATSChipPAC）封裝公司 ,以及矽品（SPIL）封裝公司的認(rèn)可，使得倒裝芯片技術(shù)進(jìn)入了大規(guī)模生產(chǎn)階段。Ad

7、vanced Packaging重 布 線(xiàn) 層封 裝 技 術(shù)28 2011 Aug/Sep 半導(dǎo)體科技 www.solidstatechina.com經(jīng)通過(guò)縮小柵極尺寸以及減小工作電壓來(lái)改善柵極開(kāi)關(guān)延遲特性，進(jìn)而提高了 MOS 器件的性能。當(dāng)我們將目光投向 32nm 技術(shù)節(jié)點(diǎn)之后時(shí)，我們會(huì)發(fā)現(xiàn)，越來(lái)越少的晶圓代工廠(chǎng) / 集成器件制造商（IDM）能夠承擔(dān)得起小于 45nm 節(jié)點(diǎn)技術(shù)付諸于實(shí)際生產(chǎn)所需的費(fèi)用。另外，在器件尺寸上進(jìn)一步按比例

8、縮小會(huì)使得互連導(dǎo)線(xiàn)的橫截面和間距變小，從而增加了它們的布線(xiàn)電阻和電容。所以在合理成本前提下，限制了對(duì)它們提高性能的選擇性。已提出了一種 3D 集成的解決方案，它是將多層平面型器件芯片進(jìn)行堆疊，并且采用硅通孔進(jìn)行各芯片層間的互連 [3]。減小芯片面積可大大縮短整體互連線(xiàn)的長(zhǎng)度，而互連線(xiàn)長(zhǎng)度的縮短則能降低驅(qū)動(dòng)信號(hào)所需的電功率。一旦其制造基礎(chǔ)條件成熟，那么人們可預(yù)期 3D IC 技術(shù)能通過(guò)提高經(jīng)濟(jì)效益來(lái)減少其風(fēng)險(xiǎn)和成本，如：a）可以減少最先進(jìn)

9、技術(shù)節(jié)點(diǎn)芯片設(shè)計(jì)及其驗(yàn)證所需的時(shí)間；b）在最先進(jìn)的工藝節(jié)點(diǎn)中，還可以繼續(xù)使用原先的模擬 IP 模塊，而無(wú)需開(kāi)發(fā)新的 IP 模塊；c）可以混合采用一些通常相互不兼容的技術(shù)（異構(gòu)集成） 。三維 3D 技術(shù)可以將當(dāng)前處于芯片外的存儲(chǔ)器件（如二級(jí)緩存）集成在處理器芯片上，從而可在一定程度上消除這些芯片外存儲(chǔ)器件總線(xiàn)速度較慢并且功耗較高的缺點(diǎn)，并且可將它們替換成具有高帶寬、低延遲傳輸性能的垂直互連結(jié)構(gòu)。另外，芯片上存儲(chǔ)器件（嵌入式）可以采用在另外

10、芯片層上單獨(dú)進(jìn)行制造的方式，然后再將其鍵合到邏輯功能芯片層上。這些選擇都可降低在信號(hào)存取上的延遲，前者可以減少數(shù)十微米到數(shù)十毫米整體互連線(xiàn)的長(zhǎng)度，而后者可以在單獨(dú)芯片層上對(duì)存儲(chǔ)器件的工藝進(jìn)行優(yōu)化。制作 3D 芯片的關(guān)鍵技術(shù)包括有 ：1）硅通孔的制造；2）要將芯片 / 晶圓減薄到 50?m 或以下；3）芯片 / 晶圓的相互對(duì)準(zhǔn)和鍵合，一般采用的是金屬－金屬的鍵合方式。硅通孔要么是在芯片廠(chǎng) / 代工廠(chǎng)生產(chǎn)線(xiàn)的后端工序（中通孔 vias mi

11、ddle）階段進(jìn)行制造，要么是在芯片制作完成后在晶圓背面（背面后通孔 vias last-backside）由代工廠(chǎng)或外包半導(dǎo)體和測(cè)試工廠(chǎng)（OSAT）來(lái)完成。背面硅通孔的工藝過(guò)程包括有：硅通孔的隔離和金屬化，背面重布線(xiàn)層（RDL）和凸點(diǎn)布局。對(duì)于背面后硅通孔工藝來(lái)說(shuō)，OSAT可以采用它們標(biāo)準(zhǔn)的基于聚合物的重布線(xiàn)層工藝，無(wú)需對(duì)此進(jìn)行大的變動(dòng)就可以制作這些結(jié)構(gòu)。采用上述工藝 的 典 型 實(shí) 例 是 STMicroelectronics位于

12、Crolle 生產(chǎn)線(xiàn)上生產(chǎn)的 300mm CMOS 圖像傳感器。具有相同 I/O 布局芯片（如存儲(chǔ)器芯片）的堆疊比較容易制造，但是要堆疊其它類(lèi)型的芯片則需要有一個(gè)I/O 界面的標(biāo)準(zhǔn)化準(zhǔn)則，但至今它還沒(méi)有制訂形成。為了解決不同類(lèi)型芯片堆疊的 I/O 配位問(wèn)題，可以采用重布線(xiàn)層技術(shù)的硅中介層（單面或雙面都可以） 。據(jù)預(yù)計(jì)，在 I/O 界面標(biāo)準(zhǔn)化準(zhǔn)則能實(shí)際到位實(shí)施、從而能滿(mǎn)足所有 I/O 布局類(lèi)型晶圓 / 芯片堆疊要求之前，硅中介層將具有一種

13、過(guò)渡性的功能。最近關(guān)于 3D 堆疊存儲(chǔ)器件的商業(yè)化公告是來(lái)自于 Elpida 公司和Samsung 公司，而采用中介層的產(chǎn)品商業(yè)化公告主要來(lái)自 Xilinx 公司（中介層由臺(tái)積電 TSMC 公司提供） ，而IBM 公司為 Semtech 公司提供了中介層基礎(chǔ)模塊。結(jié)論自從重布線(xiàn)層技術(shù)開(kāi)始使用起，雖然在過(guò)去幾年中，重布線(xiàn)層技術(shù)在扇入式（fan-in）芯片凸點(diǎn)制作中的應(yīng)用確實(shí)已經(jīng)有所減少，但是重布線(xiàn)層技術(shù)對(duì)許多先進(jìn)封裝技術(shù)發(fā)展提供了非常大的

14、幫助，諸如扇入式（fan-in）和扇出式（fan-out）圓片級(jí)封裝（WLP） 、以及硅通孔應(yīng)用（如 CMOS圖像傳感器封裝） 、3D 集成中的硅中介層，以及采用背面硅通孔的 3D 集成技術(shù)等。??Ultra CSP 是 Flip Chip Technologies 公司的注冊(cè)商標(biāo)；Xtreme CSP 是 Unitive 公司的注冊(cè)商標(biāo)。參考文獻(xiàn)1. P. Garrou, “Wafer Level Packaging has Arri

15、ved,“ Semiconductor Int., Vol. 23, no. 12, 2000, p. 119.2. P. Garrou, “Wafer Level Chip Scale Packaging (WL-CSP): An Overview,“ IEEE Trans. Advanced Packaging, Vol. 23, 2000, p. 198.3. “Handbook of 3D Integration“, P. Ga