《eda技術及應用》朱正偉三,四,五章部分課后題答案要點

1、第三章第三章3535設計一個設計一個4選1多路選擇器，當選擇輸入信號分別取“多路選擇器，當選擇輸入信號分別取“0000”、“0101”、“1010”和“”和“1111”時，輸出信號分別與一路輸入信號相連。”時，輸出信號分別與一路輸入信號相連。LIBRARYIEEEUSEIEEE.STD_LOGIC_1164.ALLENTITYMAX4_1ISPT(ABCDS1S2:INSTD_LOGICY:OUTSTD_LOGIC)ENDENTITYM

2、AX4_1ARCHITECTUREHF1OFMAX4_1ISSIGNALSS:STD_LOGIC_VECT(0TO1)BEGINSSYYYYNULLENDCASEENDPROCESSENDHF13636設計一個設計一個7人表決電路，參加表決者人表決電路，參加表決者7人，同意為人，同意為1，不同意為，不同意為0，同意者過半則表決通過，綠指示燈亮；表決不通過則紅指示燈，同意者過半則表決通過，綠指示燈亮；表決不通過則紅指示燈亮。亮。設計思路設

3、計思路：根據(jù)7人表決電路設計要求，7人中至少有4個通過才可以表決通過，故可以在程序中設置一個變量TEMP，使其在表決電路中遇1則加1，遇0則加0（設計中1表示通過，0表示不通過）。當TEMP=4時，表示表決通過，當TEMPXINY=YINDIFF=AS_OUT=B)U2:H_SUBERPTMAP(X=AY=SUB_INDIFF=DIFF_OUTS_OUT=C)SUB_OUT=CBENDARCHITECTUREFS1二進制全加器，元件聲明

4、與元件例化（二進制全加器，元件聲明與元件例化（COMPONENTPTCOMPONENTPTMAPMAP）或門LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALLENTITY2AISPT(AB:INSTD_LOGICC:OUTSTD_LOGIC)END2AARCHITECTUREART1OF2AISBEGINC=ABENDART1半加器；LIBRARYIEEEUSEIEEE.STD_LOGIC_1164.ALLEN