vhdl編程的一些心得體會(初學者必看)

1、VHDL編程的一些心得體會編程的一些心得體會VHDL是由美國國防部為描述電子電路所開發(fā)的一種語言，其全稱為(VeryHighSpeedIntegratedCircuit)HardwareDeionLanguage。與另外一門硬件描述語言VerilogHDL相比，VHDL更善于描述高層的一些設計，包括系統(tǒng)級（算法、數(shù)據(jù)通路、控制）和行為級（寄存器傳輸級），而且VHDL具有設計重用、大型設計能力、可讀性強、易于編譯等優(yōu)點逐漸受到硬件設計者的

2、青睞。但是，VHDL是一門語法相當嚴格的語言，易學性差，特別是對于剛開始接觸VHDL的設計者而言，經(jīng)常會因某些小細節(jié)處理不當導致綜合無法通過。為此本文就其中一些比較典型的問題展開探討，希望對初學者有所幫助，提高學習進度。一關于端口VHDL共定義了5種類型的端口，分別是InOutInoutBuffer及Linkage，實際設計時只會用到前四種。In和Out端口的使用相對簡單。這里，我們主要講述關于buffer和inout使用時的注意事項。

3、inout和buffer區(qū)別INOUT為輸入輸出雙向端口，即從端口內部看，可以對端口進行賦值，即輸出數(shù)據(jù)。也可以從此端口讀入數(shù)據(jù)，即輸入；BUFFER為緩沖端口，功能與INOUT類似，區(qū)別在于當需要讀入數(shù)據(jù)時，只允許內部回讀內部產生的輸出信號，即反饋。舉個例子，設計一個計數(shù)器的時候可以將輸出的計數(shù)信號定義為BUFFER，這樣回讀輸出信號可以做下一計數(shù)值的初始值。buffer顧名思義就是緩存，它是作為輸出使用的，因為在模塊內，是不可以將輸

4、出賦值給其他信號的，例如定義b:outstd_logic我們現(xiàn)在要將b賦值給信號a，就會出錯，但是如果b的類型為buffer就可以執(zhí)行操作；inout是雙向端口，即可以作為輸入也可以作為輸出，跟buffer的作用完全不同，要注意的是inout類型的數(shù)據(jù)在不作為輸入使用時必須被置為高阻“Z”狀態(tài)，否則它作為輸出的功能將不能正確執(zhí)行。與Out端口比，Buffer端口具有回讀功能，也即內部反饋，但在設計時最好不要使用buffer，因為buff

5、er類型的端口不能連接到其他類型的端口上，無法把包含該類型端口的設計作為子模塊元件例化，不利于大型設計和程序的可讀性。若設計時需要實現(xiàn)某個輸出的回讀功能，可以通過增加中間信號作為緩沖，由該信號完成回讀功能。雙向端口Inout是四種端口類型中最為特殊的一種，最難以學習和掌握，為此專門提供一個簡單程序進行闡述部分程序如下：...…①DataB’Z’)③Dout=DataBwhenCE=’1’Rd=’1’elsebit或其矢量形式bit_ve

6、ct只有’0’和’1’兩種狀態(tài)，數(shù)字電路中也只有’0’和’1’兩種邏輯，因此會給初學者一個誤區(qū)，認為采用位（矢量）則足夠設計之用，而不必像std_logic那樣出現(xiàn)’X’’U’’W’各種狀態(tài)，增加編程難度。但實際情況卻并非如此，以一個最簡單D型觸發(fā)器設計為例……①process(clk)②begin③ifclk’eventclk=’1’then④Q=D⑤endif⑥endprocess……實際中clk對數(shù)據(jù)端D的輸入有一定的時間限制，即

7、在clk上升沿附近（建立時間和保持時間之內），D必須保持穩(wěn)定，否則Q輸出會出現(xiàn)亞穩(wěn)態(tài)。當clk和D時序關系不滿足時，由于bit只有’0’或’1’，系統(tǒng)只能隨機的從’0’和’1’中給Q輸出，這樣的結果顯然是不可信的；而采用std_logic類型，則時序仿真時會輸出為一個’X’，提醒用戶建立保持時間存在問題，應重新安排D和clk之間時序關系。此外，對于雙向總線設計（前面已提及）、FPGACPLD上電配置等問題，如果沒有’Z’’X’等狀態(tài)，根

8、本無法進行設計和有效驗證。四關于進程進程（Process）是VHDL中最為重要的部分，大部分設計都會用到Process結構，因此掌握Process的使用顯得尤為重要。以下是初學和使用Process經(jīng)常會出錯的例子。1.多余時鐘的引入在設計時往往會遇到這種情況，需要對外部某個輸入信號進行判斷，當其出現(xiàn)上跳或下跳沿時，執(zhí)行相應的操作，而該信號不像正常時鐘那樣具有固定占空比和周期，而是很隨機，需要程序設計判斷其上跳沿出現(xiàn)與否。這時，很容易寫出