組合邏輯電路的課程設(shè)計

1、組合邏輯電路的課程設(shè)計組合邏輯電路的課程設(shè)計1、設(shè)計一個保險箱用的4位數(shù)字代碼鎖，該鎖有規(guī)定的地址代碼A、B、C、D4個輸入端和一個開箱鑰匙孔信號E的輸入端，鎖的代碼由實驗者自編。當(dāng)用鑰匙開箱時，如果輸入的4個代碼正確，保險箱被打開；否則，電路將發(fā)出警報（可用發(fā)光二極管亮表示）。具體要求：1）寫出該組合邏輯電路的分析和設(shè)計方法；2）參考有關(guān)資料畫出原理圖，找出要使用的芯片；3）畫出真值表以驗證是否真確；4）使用VerilogHDL語言進(jìn)

2、行仿真。2、試用十按鍵聯(lián)動開關(guān)，與非門和七位顯示數(shù)碼管設(shè)計一個顯示09的手動記分控制電路。具體要求：1)闡述設(shè)計思路；2）列出真值表；3）畫出設(shè)計的邏輯圖；4）試用VerilogHDL對所畫電路進(jìn)行仿真；5）試設(shè)計兩種方案完成此項設(shè)計。3、使用74LS83構(gòu)成4位二進(jìn)制全加全減器。具體要求：1）列出真值表；2）畫出邏輯圖；3）用VerilogHDL進(jìn)行仿真；4、設(shè)計一個多通道數(shù)據(jù)分時傳送系統(tǒng)。提示：多通道數(shù)據(jù)分時傳送系統(tǒng)原理是，通過數(shù)據(jù)

3、選擇器將并行數(shù)據(jù)分時一一送出，再通過數(shù)據(jù)分配器(用譯碼器實現(xiàn))將接收到的串行數(shù)據(jù)分配到其各個相應(yīng)的輸出端口，從而恢復(fù)原來的并行數(shù)據(jù)數(shù)據(jù)分配器選用74154，為4～16線譯碼器，數(shù)據(jù)選擇器選用74151A，為8選1數(shù)據(jù)選擇器。具體要求：1）列出真值表；2）畫出邏輯圖；3）試用VerilogHDL進(jìn)行仿真；時序邏輯電路的課程設(shè)計時序邏輯電路的課程設(shè)計1、出租車計價器設(shè)計內(nèi)容：1）進(jìn)行需求分析，確定總體框架；2）畫出邏輯圖；3）對設(shè)計的電路進(jìn)

4、行仿真；設(shè)計要求：1)根據(jù)出租車上的速度傳感器傳來的脈沖個數(shù)和設(shè)置的里程單價來計算對應(yīng)的總價格，并將總價格通過LED實時顯示；2)起步價可以設(shè)置；3）里程單價可以設(shè)置；4）可以對總價格進(jìn)行復(fù)位，從而為下次計費做好準(zhǔn)備；3）東、西方向黃燈閃爍，南、北方向紅燈亮，時間2S；4）東、西方向紅燈亮，南、北方向綠燈亮，南、北方向通車，時間5S；5）東、西方向紅燈亮，南、北方向紅閃爍，時間2S；6）返回2），繼續(xù)運行；設(shè)計提示：1）一個典型的時序狀

5、態(tài)機(jī)，一共有6個大的狀態(tài)；2）黃燈閃爍可通過連續(xù)亮0.2S和滅0.2S實現(xiàn)；3）利用實驗系統(tǒng)中1KHZ作為設(shè)計中的初始時鐘，通過分頻得到0.2S、1S和5S等時鐘信號；5、數(shù)字鐘設(shè)計內(nèi)容：1）進(jìn)行需求分析，確定總體框架。2）畫出邏輯電路圖；3)對設(shè)計電路進(jìn)行仿真；設(shè)計要求：1）6個數(shù)碼管顯示時、分、秒；2）能使電子鐘復(fù)位；3）能啟動和停止電子鐘運行；4）在電子鐘停止運行狀態(tài)下，能夠修改時、分、秒的值；5）具有報時功能，整點時喇叭鳴叫；6