數(shù)電課程設(shè)計(jì)報(bào)告vhdl電子鐘

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文檔簡(jiǎn)介

1、　　目錄　　一、設(shè)計(jì)要求　　二、設(shè)計(jì)方案1　　設(shè)計(jì)需求1　　多功能電子鐘的設(shè)計(jì)方案1</

2、p>　　電子鐘模式1　　顯示模式1　　選位模式2　　三、各功能模塊設(shè)計(jì)3　　主控模塊3</b&g

3、t;　　主要功能3　　源代碼3　　計(jì)時(shí)模塊5　　主要功能5<b&

4、gt;　　源代碼5　　鬧鐘模塊8　　主要功能8　　源代碼8　　輔控模塊10</p&g

5、t;　　主要功能11　　源代碼11　　顯示模塊14　　主要功能14　　源

6、代碼15　　蜂鳴器模塊17　　主要功能17　　源代碼17　　分頻器模塊18</p&g

7、t;　　主要功能18　　源代碼18　　四、設(shè)計(jì)實(shí)現(xiàn)過程20　　五、實(shí)驗(yàn)結(jié)果。討論及心得體會(huì)22　　附錄23

8、　　各模塊仿真圖23　　AC23　　BCD7DIS23　　CHOSE2123　　CHOSE8123　　C

9、LKCUT24　　COUNT2424　　COUNT6024　　KEYEN24　　MC24　　SOUND2

10、5　　SWSC25　　TRANSLATE3825　　一、設(shè)計(jì)要求　　1、具有以二十四小時(shí)制計(jì)時(shí)、顯示、整點(diǎn)報(bào)時(shí)、時(shí)間設(shè)置和鬧鐘的功能。<p&g

11、t;　　2、射擊精度要求為1s。　　二、設(shè)計(jì)方案　　設(shè)計(jì)需求　　1. 計(jì)時(shí)：正常工作狀態(tài)下每天按24小時(shí)制計(jì)時(shí)并顯示，蜂鳴器無聲，逢整點(diǎn)報(bào)時(shí)。　　2.較時(shí)：在調(diào)時(shí)顯示狀態(tài)下，按下“k鍵”

12、則進(jìn)入“小時(shí)”校準(zhǔn)狀態(tài)，此時(shí)按“k鍵”則進(jìn)入“分鐘”校準(zhǔn)狀態(tài)，繼續(xù)按“k鍵”則進(jìn)入“秒鐘”校準(zhǔn)狀態(tài)，再按k鍵”則反回全部閃爍狀態(tài)。在較時(shí)狀態(tài)時(shí)，被較準(zhǔn)的，數(shù)碼管以閃爍顯示，此時(shí)若set鍵值為1則按照4HZ進(jìn)行加時(shí)。　　3. 整點(diǎn)報(bào)時(shí)：蜂鳴器在59分鐘的51、53、55、57秒時(shí)發(fā)出頻率為512hz的低音，在59秒時(shí)發(fā)出1024hz的高音，結(jié)束時(shí)為整點(diǎn)。<p

13、>　　4. 顯示：要求采用掃描顯示方式驅(qū)動(dòng)8個(gè)LED數(shù)碼管顯示“時(shí)-分-秒”。　　5. 鬧鐘：鬧鐘定時(shí)時(shí)間到，蜂鳴器發(fā)出周期1秒的“滴、滴”聲，持續(xù)時(shí)間為一分鐘。　　6. 鬧鐘設(shè)置：在鬧鐘調(diào)時(shí)時(shí)狀態(tài)下，按下“k鍵”則進(jìn)入“小時(shí)”定時(shí)狀態(tài)，此時(shí)按“k鍵”則進(jìn)入“分鐘”定時(shí)狀態(tài)，繼續(xù)按“k鍵”則進(jìn)入“秒鐘”定時(shí)狀態(tài)，再按k

14、鍵”則回到全部閃爍狀態(tài)。在定時(shí)狀態(tài)時(shí)，被定時(shí)的，數(shù)碼管以閃爍顯示，此時(shí)若set鍵值為1則按照4HZ進(jìn)行加時(shí)。　　為了實(shí)現(xiàn)這些功能需要一些小的模塊來實(shí)現(xiàn)不同的功能，小模塊的功能將在下面進(jìn)行介紹。　　多功能電子鐘的設(shè)計(jì)方案　　電子鐘模式&

15、lt;b>　　顯示模式　　選位模式　　系統(tǒng)開啟后，數(shù)碼管正常顯示。Functioswitch鍵按下，開始進(jìn)入計(jì)時(shí)調(diào)時(shí)狀態(tài)，在這個(gè)狀態(tài)中，首先全部閃爍顯示，K鍵按下，小時(shí)閃爍，K鍵按下，分鐘閃爍，K鍵按下，秒鐘閃爍。Functioswitch鍵按下，進(jìn)入鬧鐘顯示狀態(tài)。Functioswitch

16、鍵按下，進(jìn)入鬧鐘調(diào)時(shí)狀態(tài)，在這個(gè)狀態(tài)中，首先全部閃爍顯示，K鍵按下，小時(shí)閃爍，K鍵按下，分鐘閃爍，K鍵按下，秒鐘閃爍。　　三、各功能模塊設(shè)計(jì)　　電子鐘包括：主控模塊，計(jì)時(shí)模塊，鬧鐘模塊，輔控模塊，顯示模塊，蜂鳴器模塊，分頻器模塊。　　主控模塊</b&g

17、t;　　主要功能　　控制整個(gè)系統(tǒng)，輸出現(xiàn)在的狀態(tài)，以及按鍵信息。　　源代碼　　mc.vhd　　library iee

18、e;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_arith.all;　　use ieee.std_logic_unsigned.all;　　entity mc is　　po

19、rt(functionswitch,k,set,lightkey: in std_logic;　　chose21,setout: out std_logic;　　lightswitch:buffer std_logic;　　modeout,kmodeout : out std_logic_vector(1 dow

20、nto 0);　　setcs,setcm,setch,setas,setam,setah:out std_logic);　　end mc;　　architecture work of mc is　　signal mode,kmode:

21、std_logic_vector(1 downto 0);　　signal light,chose21buf:std_logic;　　signal setcount:std_logic_vector(5 downto 0);　　begin<p&g

22、t;　　process(functionswitch,k,set,lightkey)　　begin　　if functionswitch'event and functionswitch='1' then　　mode<=mode+'1&#

23、39;;　　end if;　　if lightkey'event and lightkey='1' then　　lightswitch<=not lightswitch;　　end if

24、;　　if mode="01" then　　chose21buf<='0';　　else 　　chose21buf<='1';

25、　　end if;　　if k'event and k='1' then　　if mode="01" or mode="11" then　　kmode<=kmode+'1'

26、;　　end if;　　end if;　　if set='1' then　　if mode = "01" then

27、if kmode="01" then 　　setcount<="000001";　　elsif kmode="10" then　　setcount<="000010";　　elsi

28、f kmode="11" then　　setcount<="000100";　　else　　setcount<="000000";　　end i

29、f;　　elsif mode = "11" then 　　if kmode="01" then 　　setcount<="001000";　　elsif kmode="10&q

30、uot; then　　setcount<="010000";　　elsif kmode="11" then 　　setcount<="100000";　　else

31、　　setcount<="000000";　　end if;　　end if;　　end if;<p&

32、gt;　　if set='0' then 　　setcount<="000000";　　end if;　　setout<=set;　　modeout<=mode;</p&g

33、t;　　kmodeout<=kmode;　　chose21<=chose21buf;　　setcs<=setcount(0);setcm<=setcount(1);setch<=setcount(2);　　setas<=setcount(3);setam&

34、lt;=setcount(4);setah<=setcount(5);　　end process;　　end work;　　計(jì)時(shí)模塊　　主要功能<

35、/p>　　記錄時(shí)間，正常計(jì)時(shí)。　　源代碼　　Count60.vhd　　library ieee;　　use ieee.std_logic_1164.all; 　　u

36、se ieee.std_logic_arith.all;　　use ieee.std_logic_unsigned.all;　　entity count60 is　　port( clk ,clr :in std_logic;　　co : out std_logic;

37、 　　outh :out std_logic_vector(7 downto 4);　　outl :out std_logic_vector(3 downto 0)); 　　end count60 ;　　archi

38、tecture work of count60 is　　signal bufh:std_logic_vector(7 downto 4);　　signal bufl:std_logic_vector(3 downto 0);　　begin

39、 　　process(clk) 　　begin　　if clr='0' then　　bufh<="0000";　　bufl

40、<="0000";　　elsif(clk'event and clk='1')then　　if(bufh="0101"and bufl="1001")then　　co<='1';<

41、;/b>　　bufh<="0000";　　bufl<="0000";　　elsif(bufl="1001")then　　bufl<="0000";

42、　　bufh<=bufh+1;　　else　　bufl<=bufl+1;　　co<='0';　　end if;</b&

43、gt;　　end if;　　outh<=bufh;outl<=bufl;　　end process;　　end work;　　count24.

44、vhd　　library ieee;　　use ieee.std_logic_1164.all; 　　use ieee.std_logic_arith.all;　　use ieee.std_logic_unsigned.all;

45、　entity count24 is　　port( clk :in std_logic;　　co: out std_logic; 　　outh :out std_logic_vector(7 downto 4);

46、　outl :out std_logic_vector(3 downto 0)); 　　end count24 ;　　architecture a of count24 is　　signal bufh:std_logic_vector(7 downto 4);

47、;　　signal bufl:std_logic_vector(3 downto 0);　　begin 　　process(clk) 　　begin

48、　　if(clk'event and clk='1')then　　if(bufh="0010"and bufl="0011")then　　co<='1';　　bufh<

49、;="0000";　　bufl<="0000";　　elsif(bufl="1001")then　　bufl<="0000";　　bufh<=bufh+1;

50、;　　else　　bufl<=bufl+1;　　co<='0';　　end if;　　en

51、d if;　　outh<=bufh;outl<=bufl;　　end process;　　end a;　　keyen.vhd

52、;　　library ieee;　　use ieee.std_logic_1164.all;　　entity keyen is　　port(en, keyin:in std_logic;　　keyout: out std_logic);<p&

53、gt;　　end keyen;　　architecture work of keyen is　　begin　　process(en,keyin)　　begin<p&g

54、t;　　if en='1' then 　　keyout<=keyin;　　else 　　keyout<='0';　　end if;

55、　　end process;　　end work;　　chose21.vhd　　library ieee;　　use ieee.std_logic_1164.all;　　e

56、ntity chose21 is　　port(clk,add,chose : in std_logic;　　co : out std_logic);　　end chose21;　　architecture work of ch

57、ose21 is　　begin　　process(chose,clk,add)　　begin　　if chose='1' then <

58、;b>　　co<=clk;　　else　　co<=add;　　end if;　　end process;</p&g

59、t;　　end work;　　鬧鐘模塊　　主要功能　　記錄鬧鐘時(shí)間信息，輸出鬧鐘時(shí)間信息　　源代碼

60、　　Keyen.vhd　　library ieee;　　use ieee.std_logic_1164.all;　　entity keyen is　　port(en, keyin:in std

61、_logic;　　keyout: out std_logic);　　end keyen;　　architecture work of keyen is　　begin　　process(en,k

62、eyin)　　begin　　if en='1' then 　　keyout<=keyin;　　else 　　keyout<=&

63、#39;0';　　end if;　　end process;　　end work;　　count60.vhd　　library ieee;<

64、/p>　　use ieee.std_logic_1164.all; 　　use ieee.std_logic_arith.all;　　use ieee.std_logic_unsigned.all;　　entity count60 is　　po

65、rt( clk ,clr :in std_logic;　　co : out std_logic; 　　outh :out std_logic_vector(7 downto 4);　　outl :out std_logic_vector(3 downto

66、0)); 　　end count60 ;　　architecture work of count60 is　　signal bufh:std_logic_vector(7 downto 4);　　signal bufl:std_logic_vector(3 do

67、wnto 0);　　begin 　　process(clk) 　　begin　　if clr='0' then<

68、/p>　　bufh<="0000";　　bufl<="0000";　　elsif(clk'event and clk='1')then　　if(bufh="0101"and bufl=&qu

69、ot;1001")then　　co<='1';　　bufh<="0000";　　bufl<="0000";　　elsif(bufl="100

70、1")then　　bufl<="0000";　　bufh<=bufh+1;　　else　　bufl<=bufl+1;　　co&

71、lt;='0';　　end if;　　end if;　　outh<=bufh;outl<=bufl;　　end process;

72、　　end work;　　count24.vhd　　library ieee;　　use ieee.std_logic_1164.all; 　　use ieee.std_logic_arith.all;</

73、p>　　use ieee.std_logic_unsigned.all;　　entity count24 is　　port( clk :in std_logic;　　co: out std_logic; &l

74、t;p>　　outh :out std_logic_vector(7 downto 4);　　outl :out std_logic_vector(3 downto 0)); 　　end count24 ;　　architecture a of count24 is&

75、lt;p>　　signal bufh:std_logic_vector(7 downto 4);　　signal bufl:std_logic_vector(3 downto 0);　　begin

76、process(clk) 　　begin　　if(clk'event and clk='1')then　　if(bufh="0010"and bufl="0011")then<p&g

77、t;　　co<='1';　　bufh<="0000";　　bufl<="0000";　　elsif(bufl="1001")then　　bu

78、fl<="0000";　　bufh<=bufh+1;　　else　　bufl<=bufl+1;　　co<='0';

79、　　end if;　　end if;　　outh<=bufh;outl<=bufl;　　end process;　　end a;

80、;　　輔控模塊　　主要功能　　處理顯示，以及蜂鳴器的信號(hào)。時(shí)鐘輸入與鬧鐘輸入相比較，組成鬧鐘功能，以及整點(diǎn)報(bào)時(shí)功能。　　源代碼<

81、p>　　Ac.vhd　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity ac is

82、　　port(clk,lightonoff:in std_logic;　　mode,kmode:in std_logic_vector(1 downto 0);　　csh,csl,cmh,cml,chh,chl,ash,asl,amh,aml,ahh,ahl:in std_logic_vector(3 downto 0);</p

83、>　　q0,q1,q2,q3,q4,q5,q6,q7:out std_logic_vector(3 downto 0);　　lightswitch,sound512,sound1024,timeok:out std_logic);　　end ac;

84、　　architecture work of ac is　　signal q0b,q1b,q2b,q3b,q4b,q5b,q6b,q7b: std_logic_vector(3 downto 0);　　begin　　process(chh,cmh,csh,ash,ahh,am

85、h,chl,cml,csl,asl,ahl,aml,mode,kmode,clk)　　begin　　--閃爍功能開始　　if mode="00" or mode="01" then </p&g

86、t;　　q0b<=csl;　　q1b<=csh;　　q2b<="1010";　　q3b<=cml;<p&

87、gt;　　q4b<=cmh;　　q5b<="1010";　　q6b<=chl;　　q7b<=chh;　　elsif

88、 mode="10" or mode="11" then 　　q0b<=asl;　　q1b<=ash;　　q2b<="1010";<

89、;p>　　q3b<=aml;　　q4b<=amh;　　q5b<="1010";　　q6b<=ahl;<

90、b>　　q7b<=ahh;　　end if;　　if clk ='1' then 　　if mode="00" or mode="10" then

91、;　　q0<=q0b;　　q1<=q1b;　　q2<=q2b;　　q3<=q3b;<b&g

92、t;　　q4<=q4b;　　q5<=q5b;　　q6<=q6b;　　q7<=q7b;　　else

93、 　　case kmode is　　when "01" =>　　q0<="1111";　　q1<="1111";

94、　　q2<=q2b;　　q3<=q3b;　　q4<=q4b;　　q5<=q5b;　　q6<

95、=q6b;　　q7<=q7b;　　when "10" =>　　q0<=q0b;　　q1<=q1b;</b&g

96、t;　　q2<=q2b;　　q3<="1111";　　q4<="1111";　　q5<=q5b;<p&

97、gt;　　q6<=q6b;　　q7<=q7b;　　when "11" =>　　q0<=q0b;

98、　q1<=q1b;　　q2<=q2b;　　q3<=q3b;　　q4<=q4b;　　q5<=

99、q5b;　　q6<="1111";　　q7<="1111";　　when others =>　　q0<="1111";　　q1

100、<="1111";　　q2<="1111";　　q3<="1111";　　q4<="1111";　　q5<="1111";

101、　　q6<="1111";　　q7<="1111";　　end case;　　end if;　　else

102、　　q0<=q0b;　　q1<=q1b;　　q2<=q2b;　　q3<=q3b;</b&g

103、t;　　q4<=q4b;　　q5<=q5b;　　q6<=q6b;　　q7<=q7b;</p

104、>　　end if;　　--閃爍功能完畢　　--整點(diǎn)報(bào)時(shí)功能開始　　if cmh="0101" and cml="1001" then<p&

105、gt;　　if csh="0101" then　　if csl="0001" or csl="0010" or csl="0101" or csl="0111" then　　sound512<='1' ;<

106、;p>　　elsif csl="1001" then　　sound1024<='1';　　else 　　sound512<='0';　　sound1024<=

107、'0';　　end if;　　end if;　　end if;　　--正點(diǎn)報(bào)時(shí)功能完畢　　--顯示開

108、關(guān)功能開始　　if lightonoff='1' then　　lightswitch<='0';　　else 　　lightswitch<='1';&

109、lt;p>　　end if;　　--顯示開關(guān)功能完畢　　--鬧鐘功能開始　　if chh=ahh and cmh=amh and chl=ahl and cml=aml then　　tim

110、eok<='1';　　else　　timeok<='0';　　end if;　　--鬧鐘功能完畢

111、;　　end process;　　end work;　　顯示模塊　　主要功能　　處理輔控傳來的顯示信號(hào)，在數(shù)碼管上直接的顯示數(shù)字。<

112、;/p>　　源代碼　　Chose81.vhd　　library ieee; 　　use ieee.std_logic_1164.all;

113、　use ieee.std_logic_unsigned.all;　　use ieee.std_logic_arith.all;　　entity chose81 is　　port (d0,d1,d2,d3,d4,d5,d6,d7: in std_logic_vector(3 downto 0);

114、;　　sel : in std_logic_vector(2 downto 0);　　q: out std_logic_vector(3 downto 0)　　);　　end chose81;　　archit

115、ecture behave of chose81 is　　begin　　process(sel)　　begin 　　case sel is　　when &

116、quot;000"=>q<=d0;　　when "001"=>q<=d1;　　when "010"=>q<=d2;　　when "011"=>q<=d3;

117、　　when "100"=>q<=d4;　　when "101"=>q<=d5;　　when "110"=>q<=d6;　　when "111"=>q<=d7;&

118、lt;p>　　when others=>q<="XXXX";　　end case;　　end process;　　end behave;　　BCD7DIS.vhd<p

119、>　　library ieee;　　use ieee.std_logic_1164.all;　　entity bcd7dis is　　port(bcdm :in std_logic_vector(3 downto 0);　　a,b,c,d,e,f,g : out s

120、td_logic);　　end bcd7dis;　　architecture art of bcd7dis is　　signal w : std_logic_vector(6 downto 0);　　begin

121、　　process(bcdm)　　begin　　a<=w(6);b<=w(5);c<=w(4);d<=w(3);e<=w(2);f<=w(1);g<=w(0);　　case bcdm is &

122、lt;p>　　when "0000" =>w<= "1111110";　　when "0001" =>w<= "0110000";　　when "0010" =>w<= "1101101";&l

123、t;/p>　　when "0011" =>w<= "1111001";　　when "0100" =>w<= "0110011";　　when "0101" =>w<= "10110

124、11";　　when "0110" =>w<= "1011111";　　when "0111" =>w<= "1110000";　　when "1000" =>w<=

125、"1111111";　　when "1001" =>w<= "1111011";　　when "1111" =>w<= "0000000";　　when others =>w<=

126、 "0000001";　　end case;　　end process;　　end art;　　SWSC.vHD&

127、lt;p>　　library ieee; 　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity swsc is　　port (en,clk:in std_logic;

128、　　q: out std_logic_vector(2 downto 0));　　end swsc;　　architecture work of swsc is　　begin

129、　　process(clk,en)　　variable x:std_logic_vector(2 downto 0);　　begin 　　if (clk'event and clk='1') then<

130、;p>　　if en='1' then　　if(x<7) then　　x:=x+1;　　else 　　x:=(others=>'0');</

131、p>　　end if;　　end if;　　end if;　　q<=x;　　end p

132、rocess;　　end work;　　translat38.vhd　　library ieee;　　use ieee.std_logic_1164.all;　　entity translat

133、e38 is 　　port(ind:in std_logic_vector(2 downto 0);　　a,b,c,d,e,f,g,h:out std_logic);　　end translate38;　　architecture work of translate38

134、is　　signal w :std_logic_vector(7 downto 0);　　begin 　　process(ind)　　begin　　a&l

135、t;=w(7);b<=w(6);c<=w(5);d<=w(4);e<=w(3);f<=w(2);g<=w(1);h<=w(0);　　case ind is　　when "000" =>w<= "00000001";　　w

136、hen "001" =>w<= "00000010";　　when "010" =>w<= "00000100";　　when "011" =>w<= "00001000";&

137、lt;p>　　when "100" =>w<= "00010000";　　when "101" =>w<= "00100000";　　when "110" =>w<= "01000000";&l

138、t;/p>　　when "111" =>w<= "10000000";　　when others =>w<= "XXXXXXXX";　　end case;　　end

139、 process;　　end work;　　蜂鳴器模塊　　主要功能　　處理輔控傳來的蜂鳴器信號(hào)，輸出蜂鳴器直接信號(hào)。

140、　　源代碼　　Sound.vhd　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_arith.all;</p

141、>　　use ieee.std_logic_unsigned.all;　　entity sound is　　port(clk1,timeok,clk512,clk1024,en512,en1024:in std_logic;　　ring:out std_logic);

142、;　　end sound;　　architecture work of sound is　　begin　　process(en512,en1024,clk512,clk1024,clk1,timeok)<b

143、>　　begin　　if clk512='1' and en512='1' then　　ring<=clk512;

144、 　　elsif clk1024='1' and en1024='1' then　　ring<=clk1024;　　elsif timeok='1' and clk1='1' then<

145、/p>　　ring<=clk1024;　　else　　ring<='0';　　end if;　　end process;

146、　　end work;　　分頻器模塊　　主要功能　　系統(tǒng)輸入只要求一個(gè)1024HZ的脈沖信號(hào)，分頻器模塊將1024HZ分為1HZ，4HZ，512HZ，1024HZ，供各個(gè)模塊使用

147、。　　源代碼　　Clkcut.vhd　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_arith.all;&l

148、t;/p>　　use ieee.std_logic_unsigned.all;　　entity clkcut is　　port(clk:in std_logic;　　clk1,clk4,clk512,clk1024:out std_logic);

149、;　　end clkcut;　　architecture work of clkcut is　　signal w:std_logic_vector(9 downto 0);　　begin　　process(clk)

150、　　begin　　if clk'event and clk='1' then　　w<=w+'1';　　end if;</p&g

151、t;　　clk1<=w(9);　　clk4<=w(7);　　clk512<=w(0);　　clk1024<=clk;　　end process;　　end work;

152、　　四、設(shè)計(jì)實(shí)現(xiàn)過程　　在系統(tǒng)設(shè)計(jì)之前設(shè)想了這個(gè)程序的答題思路，最終形成了電子鐘的第一版本設(shè)想圖　　但是在編程的過程中發(fā)現(xiàn)對(duì)于按鍵的處理信息并不能做的很好，所以加上了kenen塊，形成了電子鐘的最終版本，也是連線形成頂層文件的根據(jù)。

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