數(shù)字邏輯_4位全加器課程設(shè)計

1、<p><b>　　目錄</b></p><p>　　摘要……………………………………………………………………………………………………1</p><p>　　Abstract………………………………………………………………………………………………2</p><p>　　1設(shè)計關(guān)鍵…………………………………………………………………………

2、…………………3</p><p>　　2設(shè)計過程……………………………………………………………………………………………4</p><p>　　2.1設(shè)計思路……………………………………………………………………………………………5</p><p>　　2.2設(shè)計過程……………………………………………………………………………………………6</p><

3、p>　　3設(shè)計過程……………………………………………………………………………………………7</p><p>　　3.1設(shè)計實(shí)現(xiàn)代碼………………………………………………………………………………………7</p><p>　　3.2功能仿真……………………………………………………………………………………………8</p><p>　　4設(shè)計總結(jié)………………………………

4、……………………………………………………………9</p><p>　　參考文獻(xiàn)……………………………………………………………………………………………10</p><p><b>　　摘要</b></p><p>　　全加器的運(yùn)用是相當(dāng)?shù)膹V泛的,像各種各樣的CPU和某些模型機(jī)，然而對于快速正確的加法器的設(shè)計是相當(dāng)?shù)闹匾?，所以在這次課程設(shè)計我選擇

5、對全加器的設(shè)計與實(shí)現(xiàn)。</p><p>　　一個器件需要進(jìn)一步的更新?lián)Q代，在我所學(xué)的知識領(lǐng)域里面，我認(rèn)為應(yīng)該需要兩個方面，一個是設(shè)計，有一個好的設(shè)計，它就像一種需求一樣，即使這種設(shè)計在實(shí)際上暫時無法得到應(yīng)用，但是，在一定時期以后，它是可以實(shí)現(xiàn)的。另一個是工藝，對于一個好的設(shè)計，由于工藝還沒有達(dá)到那個水平?jīng)]法進(jìn)行對好的設(shè)計的實(shí)現(xiàn)。所以在這次我使用我所學(xué)過的知識進(jìn)行對這個四位全加器進(jìn)行設(shè)計。由于涉及串聯(lián)進(jìn)位，會導(dǎo)致進(jìn)

6、位延遲，故這種設(shè)計僅適用于低速情況。</p><p>　　關(guān)鍵詞：全加器 四位 延遲 低速</p><p><b>　　Abstract</b></p><p>　　Fulladder implement use is quite widespread, like all sorts of CPU and some model machine

7、, yet for rapid correct adder design is quite important, so in this course design fulladder device for my choice of design and implementation. </p><p>　　A device need further upgrading, in my knowledge field

8、 inside, I think should need two aspects, one is the design, there is a good design, it is just like a kind of demand the same, even if the design in actually temporarily unable to find application, but, in a certain per

9、iod after, it is can be realized. Another is the process, for a good design, due process have not reached the level on a good design can achieve. So in this time I use my knowledge learned about this four fulladder devic

10、e to c</p><p>　　Keywords: fulladder device four delay low speed</p><p><b>　　1設(shè)計關(guān)鍵</b></p><p>　　全加器是組合邏輯電路的一個重要的器件，它的設(shè)計方式有多種，這里采用逐個進(jìn)位即串行進(jìn)位和超前進(jìn)位即并行進(jìn)位綜合設(shè)計。</p>

11、<p>　　全加器是實(shí)現(xiàn)兩個一位二進(jìn)制數(shù)及低位來的進(jìn)位數(shù)相加，即將三個一位二進(jìn)制數(shù)相加，求得和數(shù)及向高位進(jìn)位的邏輯電路。</p><p>　　超前進(jìn)位：是在低位沒有完成計算就已經(jīng)進(jìn)位，這種設(shè)計比起串行進(jìn)位方式設(shè)計的電路延時小，特別是多位的全加器，但設(shè)計原理相對較難。</p><p>　　串行進(jìn)位：是等到低位計算完畢后才產(chǎn)生進(jìn)位，這種方式設(shè)計的電路延時較大，在多位的運(yùn)算中延時是較

12、大的但設(shè)計簡單易懂。</p><p>　　Max+plusII是Altera公司推出的的第三代PLD開發(fā)系統(tǒng)(Altera第四代PLD開發(fā)系統(tǒng)被稱為：QuartusII，主要用于設(shè)計新器件和大規(guī)模CPLD/FPGA).使用MAX+PLUSII的設(shè)計者不需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)。設(shè)計者可以用自己熟悉的設(shè)計工具（如原理圖輸入或硬件描述語言）建立設(shè)計，Max+PLusII把這些設(shè)計轉(zhuǎn)自動換成最終所需的格式。其設(shè)計速度非

13、?？?。對于一般幾千門的電路設(shè)計，使用Max+PLusII，從設(shè)計輸入到器件編程完畢，用戶拿到設(shè)計好的邏輯電路，大約只需幾小時。設(shè)計處理一般在數(shù)分鐘內(nèi)內(nèi)完成。特別是在原理圖輸入等方面，Max+PLusII被公認(rèn)為是最易使用，人機(jī)界面最友善的PLD開發(fā)軟件，特別適合初學(xué)者使用。 </p><p><b>　　2設(shè)計過程</b></p><p><b>

14、　　2.1設(shè)計原理：</b></p><p>　　加法器是數(shù)字系統(tǒng)中的基本邏輯器件。例如：為了節(jié)省資源，減法器和硬件乘法器都可由加法器來構(gòu)成。但寬位加法器的設(shè)計是很耗費(fèi)資源的，因此在實(shí)際的設(shè)計和相關(guān)系統(tǒng)的開發(fā)中需要注意資源的利用率和進(jìn)位速度等兩方面的問題。多位加法器的構(gòu)成有兩種方式：并行進(jìn)位和串行進(jìn)位方式。并行進(jìn)位加法器設(shè)有并行進(jìn)位產(chǎn)生邏輯，運(yùn)算速度快；串行進(jìn)位方式是將全加器級聯(lián)構(gòu)成多位加法器。通常，

15、并行加法器比串行級聯(lián)加法器占用更多的資源，并且隨著位數(shù)的增加，相同位數(shù)的并行加法器比串行加法器的資源占用差距也會越來越大。</p><p>　　全加器可對兩個多位二進(jìn)制數(shù)進(jìn)行加法運(yùn)算，同時產(chǎn)生進(jìn)位。當(dāng)兩個二進(jìn)制數(shù)相加時，較高高位相加時必須加入較低位的進(jìn)位項（Ci），以得到輸出為和（S）和進(jìn)位（C0）。</p><p><b>　　圖1 全加器原理圖</b></p

16、><p>　　圖2 全加器增值表</p><p><b>　　2.2設(shè)計過程：</b></p><p><b>　　設(shè)計思路：</b></p><p>　　四位加法器可以采用四個一位全加器級連成串行進(jìn)位加法器，實(shí)現(xiàn)框圖如下圖所示，其中 CSA為一位全加器。顯然，對于這種方式，因高位運(yùn)算必須要等低位進(jìn)位

17、來到后才能進(jìn)行，因此它的延遲非?？捎^，高速運(yùn)算肯定無法勝任。 </p><p><b>　　圖3 串接進(jìn)位圖</b></p><p>　　通過對串行進(jìn)位加法器研究可得：運(yùn)算的延遲是由于進(jìn)位的延遲?；诖?，減小進(jìn)位的延遲對提高運(yùn)算速度非常有效。下圖是減少了進(jìn)位延遲的一種實(shí)現(xiàn)方法。 可見，將迭代關(guān)系去掉，則各位彼此獨(dú)立，進(jìn)位傳播不復(fù)存在。因此，總的延遲是兩級門的延遲，其

18、高速也就自不待言。 </p><p><b>　　圖4 串接改進(jìn)圖</b></p><p><b>　　3設(shè)計仿真</b></p><p>　　3.1設(shè)計實(shí)現(xiàn)代碼（VHDL）：</p><p>　　library ieee;</p><p>　　use ieee.std_lo

19、gic_1164.all;</p><p>　　use ieee.std_logic_arith.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity add is</p><p>　　port(a,b:in std_logic_vector(3 downto 0);

20、</p><p>　　cin:in std_logic;</p><p>　　s:out std_logic_vector(3 downto 0);</p><p>　　cout:out std_logic);</p><p><b>　　end add;</b></p><p>　　archit

21、ecture beh of add is</p><p><b>　　begin</b></p><p>　　process(a,b,cin)</p><p>　　variable x:std_logic_vector(3 downto 0);</p><p>　　variable m,n,l:integer;</

22、p><p><b>　　begin</b></p><p>　　m:=conv_integer(a);</p><p>　　n:=conv_integer(b);</p><p>　　l:=m+n+conv_integer(cin);</p><p>　　x:=conv_std_logic_vecto

23、r(l,4);</p><p>　　s<=x(3 downto 0);</p><p>　　cout<=x(3);</p><p>　　end process;</p><p><b>　　end beh;</b></p><p><b>　　3.2功能仿真</b>

24、;</p><p><b>　　圖5仿真結(jié)果圖</b></p><p><b>　　4設(shè)計總結(jié)</b></p><p>　　在本次課題程序設(shè)計中，我學(xué)到了很多東西，通過本次課題程序設(shè)計，無論在理論上還是在實(shí)踐中，我的計算機(jī)應(yīng)用水平得到了很大的提升，這對于今后的工作和學(xué)習(xí)都是一種巨大的財富。也使我明白，在以后的學(xué)習(xí)中，要不斷

25、的完善自己的知識體系結(jié)構(gòu)，注意理論與實(shí)踐的結(jié)合，學(xué)知識關(guān)鍵是要學(xué)活，而不能死記死搬書本上的知識，關(guān)鍵是要會靈活應(yīng)用，這樣所學(xué)到的東西才真正的學(xué)以致用，才達(dá)到了學(xué)習(xí)的真正目的！</p><p><b>　　參考文獻(xiàn)：</b></p><p>　　[1]權(quán)海洋．?dāng)?shù)字邏輯設(shè)計．西安電子科技大學(xué)出版社，2003.6．</p><p>　　[2]康華光．

26、電子技術(shù)基礎(chǔ)（數(shù)字部分）．高等教育出版社，2006.12． </p><p>　　[3]齊洪喜，陸穎．VHDL電路設(shè)計實(shí)用技術(shù)．北京：清華大學(xué)出版社，2004.5．</p><p>　　[4]劉艷萍，高振斌，李志軍．EDA實(shí)用技術(shù)及應(yīng)用．北京：國防工業(yè)出版社,2006.1．</p><p>　　[5]曹昕燕，周鳳臣，聶春燕．EDA技術(shù)試驗與課程設(shè)計．清華大學(xué)出版社，