eda綜合課程設(shè)計報告-----微波爐定時控制器的設(shè)計

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文檔簡介

1、　　SOPC/EDA綜合課程設(shè)計報告　　設(shè)計題目：微波爐控制與設(shè)計　　設(shè) 計者： 　　學(xué) 號： 　　班級： 　　指導(dǎo)老師：

2、 　　完成時間： 　設(shè)計報告綜合測試總評　格式（10）內(nèi)容(40)圖表（10）答辯（20）平時（20）　　目錄　　第一章微波爐定時控制器的設(shè)計方案分析3

3、;　　1.1 系統(tǒng)設(shè)計的要求3　　1.2 系統(tǒng)總體功能描述3　　1.3 各模塊的功能實現(xiàn)4　　第二章微波爐定時控制器的設(shè)計步驟6　　2.1狀態(tài)控制器的設(shè)計6　　2.1.1 controllor狀

4、態(tài)換圖及端口圖6　　2.2數(shù)據(jù)裝載器loader的設(shè)計7　　2.3烹調(diào)計時器counter的設(shè)計7　　2.3.1烹調(diào)計時器的內(nèi)部組成原理圖8　　2.4顯示譯碼器YMQ47的設(shè)計8　　2.5鎖存器的設(shè)計9</p&g

5、t;　　第三章微波爐控制器的VHDL源程序10　　3.1各模塊的VHDL源程序10　　第四章總體原理圖21　　4.1 總體功能的頂層原理圖21　　第五章系統(tǒng)功能的仿真驗證22　　5.1

6、狀態(tài)控制電路仿真波形圖22　　5.2數(shù)據(jù)裝載電路的仿真22　　5.3 計時電路仿真23　　5.4微波爐控制器顯示仿真24　　5.5SCQ的仿真圖24　　5.6總體功能的仿真分析25<p&g

7、t;　　結(jié)束語26　　參考文獻27　　第一章微波爐定時控制器的設(shè)計方案分析　　1.1 系統(tǒng)設(shè)計的要求　　現(xiàn)需設(shè)計一個微波爐控制器WBLCONTROLLOR，其外部接口如下圖所示。通過該控制

8、器再配以4個七段數(shù)碼二極管完成微波爐的定時及信息顯示。各信號的功能及要求如下：　　CLK是秒時鐘脈沖輸入，它接收每秒一個時鐘脈沖的節(jié)拍信號。RESET為復(fù)位信號，高電平有效，用于芯片的復(fù)位功能。TEST為測試信號，高電平有效，用于測試4個七段數(shù)碼二極管工作是否正常。Start為開始加熱信號，高電平有效，SET_T信號為定時設(shè)置信號，高電平時可以設(shè)置定時時間，DATA為定時的時間，cook為加熱

9、輸出（用指示燈代替），另外四個輸出分別表示顯示的定時時間的分和秒。　　其他功能自行擴展并設(shè)計。　　1.2 系統(tǒng)總體功能描述　　現(xiàn)需設(shè)計的微波爐控制器WBLCONTROLLOR的外部接口如圖1-1所示，通過該控制器，再配以七段數(shù)碼二極管完成微波爐的定時信息和信息的顯示。

10、圖1-1 WBLCONTROLLOR的端口圖 　　各信號功能及要求如下：　　CLK是秒時鐘脈沖輸入，它接收每秒一個時鐘脈沖的節(jié)拍信號。RESET為復(fù)位信號，高電平有效，用于芯片的復(fù)位功能。TEST信號是測試信號，高電平有效，用于測試七段數(shù)碼管工作是否正常。SET_T是烹調(diào)時間設(shè)置控制信號，高電平有效。DATA0是一個16為總線輸入信號，輸入所設(shè)置的時間長

11、短，它由高到低分為4組，每一組是BCD碼輸入，分別表示分、秒十位、個位的數(shù)字，如12分59秒。START是烹調(diào)開始的控制信號，高電平有效。COOK是烹調(diào)進行信號，外接用于控制烹調(diào)的繼電器開關(guān)，高電平時表明烹調(diào)已經(jīng)開始或正在進行，低電平表示烹調(diào)結(jié)束或沒有進行。MIN_0,MIN_1,SEC_0,SEC_1是四組七位總線信號，分別接4個七段數(shù)碼管，動態(tài)的顯示完成烹調(diào)所剩的時間及測試狀態(tài)信息“0000”，烹調(diào)完畢的狀態(tài)信息“DONE”.<

12、;/p>　　該微波爐控制器WBLCONTROLLOR的具體功能要求如下[9]：上電后系統(tǒng)首先處于復(fù)位狀態(tài)。在工作是首先按SET_T鍵設(shè)置烹調(diào)時間，此時系統(tǒng)輸入DATA0的數(shù)據(jù)作為烹調(diào)所需的時間，然后系統(tǒng)自動回到復(fù)位狀態(tài)，同時4個七段數(shù)碼管顯示時間信息。在按START鍵后系統(tǒng)進入烹調(diào)狀態(tài)。COOK信號開始為高電平，此時4個七段數(shù)碼管每隔一秒鐘變化一次，用以刷新還剩剩余多少時間結(jié)束烹調(diào)。烹調(diào)結(jié)束后，COOK信號變

13、為低電平，同時4個七段數(shù)碼管組合在一起顯示“DONE”的信息，然后系統(tǒng)回到復(fù)位狀態(tài)。系統(tǒng)可以通過按RESET鍵隨時回到復(fù)位狀態(tài)。在復(fù)位狀態(tài)下，按TEST鍵在4個數(shù)碼管上會顯示“0000”的信息，它可以測試4個七段數(shù)碼管工作是否正常。　　1.3 各模塊的功能實現(xiàn)　　根據(jù)該微波爐定時控制器的設(shè)計要求，本系統(tǒng)有四個模塊：狀態(tài)控制模塊controllor，數(shù)據(jù)裝

14、載模塊loader，烹調(diào)計時模塊counter，顯示譯碼模塊YMQ47，鎖存器模塊SCQ。 　?。?）狀態(tài)控制器模塊是控制微波爐工作過程中的狀態(tài)轉(zhuǎn)換，并發(fā)出有關(guān)的控制信息，輸入信號為CLK,TEST,SET_T,START,TESET,DONE和SEL.輸出信號為LD_DONE,LD_test,LD_CLK,PT,WB等。根據(jù)輸入的控制信號來完成完成狀態(tài)轉(zhuǎn)換；LD_DONE指示LOADER裝入烹

15、調(diào)完畢的狀態(tài)信息“DONE”的顯示驅(qū)動信息數(shù)據(jù)；LD_CLK指示LOADER裝入設(shè)置的烹飪時間數(shù)據(jù)；LD_test指示LOADER裝入用于測試的數(shù)據(jù)“0000”以顯示驅(qū)動信息數(shù)據(jù)；COOK指示烹調(diào)正在進行中，并提示計數(shù)器進行減計數(shù)，PT和WB是兩種狀態(tài)的選擇顯示信息。　?。?）數(shù)據(jù)裝載器LOADER的功能是根據(jù)CONTROLLOR發(fā)出的控制信號選擇定時時間，測試數(shù)據(jù)或烹調(diào)完成信息的裝入。當(dāng)LD_

16、DONE為高電平時，輸出烹調(diào)完畢的信息數(shù)據(jù)；LD_CLK為高電平時，輸出設(shè)置的烹飪時間數(shù)據(jù)；LD_test為高電平是，輸出測試的數(shù)據(jù)。輸出信號LOAD用于指示counter將處于數(shù)據(jù)裝入狀態(tài)。　?。?）計時器counter的功能是負責(zé)烹調(diào)過程中的時間遞減計數(shù)，并提供烹調(diào)完成時的狀態(tài)信號供CONTROLLOR產(chǎn)生烹調(diào)完成信號。LOAD為高電平時完成裝入功能，COOK為高電平時執(zhí)行逆計數(shù)功能。輸出D

17、ONE指示烹調(diào)完成。MIN_1,MIN_0,SEC_1,SEC_0為完成烹調(diào)所剩的時間及測試狀信息“0000”，烹調(diào)完畢的狀態(tài)信息“DONE”的BCD碼信息。　　（4）顯示譯碼器YMQ47的功能是負責(zé)將各種顯示信息的BCD碼轉(zhuǎn)換成七段數(shù)碼管顯示的驅(qū)動信息編碼。需要譯碼的信息有：數(shù)字0-9，字母D,O,N,E。　　1-2 YMQ47原理圖

18、;　　第二章微波爐定時控制器的設(shè)計步驟　　2.1狀態(tài)控制器的設(shè)計　　狀態(tài)控制器的功能是控制微波爐工作過程中的狀態(tài)轉(zhuǎn)換，并發(fā)出有關(guān)的控制信息，因此可以用一個狀態(tài)機來實現(xiàn)。經(jīng)過對微波爐工作過程中的狀態(tài)轉(zhuǎn)換條件及輸出信號進行分析，我們可以得到其狀態(tài)轉(zhuǎn)換圖如圖2-1所示。　　2.1.1 cont

19、rollor狀態(tài)換圖及端口圖 　　圖2-1 CONTROLLOR的狀態(tài)轉(zhuǎn)換圖　　說明：SET_T烹調(diào)時間設(shè)置狀態(tài)，LAMP_TEST數(shù)碼管測試狀態(tài)；DONE_MSG完成信息顯示狀態(tài)，TIMER減數(shù)定時狀態(tài)。　　CONTROLLOR的端口圖如下圖所示： 　　圖2-2 CO

20、NTROLLOR的端口圖　　2.2數(shù)據(jù)裝載器loader的設(shè)計　　LOADER的輸入、輸出端口如圖2-3所示，根據(jù)其應(yīng)完成的邏輯功能，它本質(zhì)上就是一個三選一數(shù)據(jù)選擇器。數(shù)據(jù)選擇是指經(jīng)過選擇，把多個通道的數(shù)據(jù)傳送到唯一的公共數(shù)據(jù)通道上去。實現(xiàn)數(shù)據(jù)選擇功能的邏輯電路稱為數(shù)據(jù)選擇器。它的作用相當(dāng)于多個輸入的單刀多擲開關(guān)。數(shù)據(jù)選擇器的電路結(jié)構(gòu)一般由與或門陣列組成

21、，也有用傳輸門開關(guān)和門電路混合而成的。　　數(shù)據(jù)選擇器的應(yīng)用很廣，它可以作二進制比較器、二進制發(fā)生器、圖形發(fā)生電路、順序選擇電路。本設(shè)計采用一個進程來完成，但由于三個被選擇的數(shù)據(jù)只有一個來自輸入端口，因此另兩個被選擇的數(shù)據(jù)則通過在進程的說明部分定義兩個常數(shù)來產(chǎn)生。由于用于顯示“8888”的常數(shù)ALL 8需分解成4個8，分別經(jīng)過四個4-7譯碼器譯碼后才是真正的顯示驅(qū)動信息編碼，因此該常數(shù)應(yīng)是4個分段

22、的4位BCD碼，故應(yīng)設(shè)為“1000100010001000”。同理，顯示“donE”的常數(shù)DONE可設(shè)為“1010101111001101”，其中D,O,N,E的BCD碼分別為：“1010”、“1011”、“1100”、“1101”。該模塊主要實現(xiàn)對狀態(tài)控制器發(fā)出的狀態(tài)信息的相應(yīng)數(shù)據(jù)的裝載功能。 　　圖2-3 loader的端口圖　　2.3烹調(diào)計時器

23、counter的設(shè)計　　計數(shù)是一種最簡單基本的運算，計數(shù)器就是實現(xiàn)這種運算的邏輯電路。計數(shù)器在數(shù)字系統(tǒng)中主要是對脈沖的個數(shù)進行計數(shù)，以實現(xiàn)測量、計數(shù)和控制的功能，同時兼有分頻功能。計數(shù)器是由基本的計數(shù)單元和一些控制門所組成，計數(shù)單元則由一系列具有存儲信息功能的各類觸發(fā)器構(gòu)成，這些觸發(fā)器有RS觸發(fā)器、T觸發(fā)器、D觸發(fā)器及JK觸發(fā)器等[10]。計數(shù)器在數(shù)字系統(tǒng)中應(yīng)用廣泛，如在電子計算機的控制器中對指

24、令地址進行計數(shù)，以便順序取出下一條指令，在運算器中作乘法、除法運算時記下加法、減法次數(shù)，又如在數(shù)字儀器中對脈沖的計數(shù)等等。　　計數(shù)器按計數(shù)進制不同，可分為二進制計數(shù)器、十進制計數(shù)器、其他進制計數(shù)器和可變進制計數(shù)器，若按計數(shù)單元中各觸發(fā)器所接收計數(shù)脈沖和翻轉(zhuǎn)順序或計數(shù)功能來劃分，則有異步計數(shù)器和同步計數(shù)器兩大類，以及加法計數(shù)器、減法計數(shù)器、加/減計數(shù)器等，如按預(yù)置和清除方式來分，則有并行預(yù)置、直接

25、預(yù)置、異步清除和同步清除等差別，按權(quán)碼來分，則有“8421”碼，“5421”碼、余“3”碼等計數(shù)器，按集成度來分，有單、雙位計數(shù)器等等[10]。　　烹調(diào)計時器counter為減數(shù)計數(shù)器，其最大計時時間為59分59秒，因此我們可以用兩個鍵計數(shù)十進制計數(shù)器cnt10和兩個減計數(shù)六進制cnt6級聯(lián)構(gòu)成。　　2.3.1烹調(diào)計時器的內(nèi)部組成原理圖 </p&g

26、t;　　烹調(diào)計時器counter的內(nèi)部組成原理圖如圖2-4所示。　　圖2-4 counter的內(nèi)部組成原理圖　　說明：CLK為時鐘輸入信號，LOAD為裝載控制信號，COOK為使能信號，DATA[15.0]為數(shù)據(jù)輸入信號， SEC_1,SEC_0,MIN_1,MIN_0分別為妙，分的十位個位的輸出，DONE為烹調(diào)狀態(tài)的信息指示信號。當(dāng)

27、使能段信號有效，且時鐘上升沿來時計數(shù)器根據(jù)裝載數(shù)據(jù)的信息裝入數(shù)據(jù)，并完成相應(yīng)的功能。　　2.4顯示譯碼器YMQ47的設(shè)計　　本顯示譯碼器不但要對數(shù)字0-9進行顯示譯碼，還要對字母D,O,N,E進行顯示譯碼。其譯碼對照表如表2-1所示，　　表2-1 YMQ47的譯碼對照表[

28、　　2.5鎖存器的設(shè)計　　鎖存器SCQ的輸入、輸出端口如圖2-5所示　　圖2-5 SCQ的端口圖　　此單元主要用于完成定時時間到蜂鳴報警信息的實現(xiàn)，當(dāng)時鐘上升沿到來且清零信號無效時，同時COOK信號開始有高電平變?yōu)榈碗娖綍r，輸出信號則是蜂鳴器報警。其實質(zhì)就是一個D觸發(fā)器的功能

29、。　　第三章微波爐控制器的VHDL源程序　　3.1各模塊的VHDL源程序　　下面是各模塊的源程序：　　LIBRARY IEEE;--定義庫文件　　USE IEEE.STD_LOGIC_1164.ALL;

30、　　USE IEEE.STD_LOGIC_ARITH.ALL;　　ENTITY controllor IS　　PORT (RESET：IN STD_LOGIC;--復(fù)位信號　　SET_T：IN STD_LOGIC;--時間設(shè)置信號　　START：I

31、N STD_LOGIC;--開始烹調(diào)信號　　TEST：IN STD_LOGIC;--顯示電路測試信號　　CLK：IN STD_LOGIC;--時鐘信號　　DONE：IN STD_LOGIC;--完成信號　　SEL:IN STD_LOGIC;

32、　　COOK:OUT STD_LOGIC；　　LD_test:OUT STD_LOGIC；　　LD_CLK:OUT STD_LOGIC；　　LD_DONE:OUT STD_LOGIC；　　PT:OUT STD_LOGIC；<

33、;p>　　WB:OUT STD_LOGIC);　　END ENTITY controllor;　　ARCHITECTURE ART OF controllor IS　　TYPE STATE_TYPE IS (IDLE,LAMP_TEST,SET_CLOCK,TIMER,DONE_MSG);--狀態(tài)<

34、;/p>　　SIGNAL NXT_STATE ,CURR_STATE:STATE_TYPE;　　BEGIN 　　PROCESS(CLK,RESET) IS　　BEGIN

35、;　　IF RESET ='1' THEN --清零 　　IF SEL='0'THEN　　PT<='1';WB<='0';　　ELSE PT<='0';WB<='1' ;

36、;　　END IF;　　CURR_STATE<=IDLE;　　ELSIF CLK 'EVENT AND CLK='1' THEN　　CURR_STATE<=NXT_STATE;

37、　　END IF; 　　END PROCESS;　　PROCESS(CLK, CURR_STATE,SET_T,START,TEST,DONE) IS　　BEGIN 　　NXT_STATE<

38、=IDLE;　　LD_test<='0';　　LD_DONE<='0';　　LD_CLK<='0'; 　　COOK<='0';　　CAS

39、E CURR_STATE IS 　　WHEN LAMP_TEST=>LD_test<='1';COOK<='0';--譯碼顯示測試狀態(tài)　　WHEN SET_CLOCK=>LD_CLK<='1';COOK<='0';--烹調(diào)時間測試狀態(tài)

40、　　WHEN DONE_MSG=>LD_DONE<='1';COOK<='0';--完成信息顯示狀態(tài)　　WHEN IDLE=>　　IF (TEST='1') THEN --初始狀態(tài)　　NXT_STATE<=LA

41、MP_TEST;　　LD_test<='1';　　ELSIF SET_T='1' THEN　　NXT_STATE<=SET_CLOCK;　　LD_CLK<='1';

42、　　ELSIF ((START='1')AND(DONE='0')) THEN　　NXT_STATE<=TIMER;　　COOK<='1';　　END IF;　　WHEN T

43、IMER=>　　IF DONE='1' THEN --減法計數(shù)定時狀態(tài)　　NXT_STATE<=DONE_MSG;　　LD_DONE<='1';　　ELSE

44、　　NXT_STATE<=TIMER;　　COOK<='1';　　END IF;　　END CASE;　　END PROCESS;</p&g

45、t;　　END ARCHITECTURE ART; 　　數(shù)據(jù)裝載電路的VHDL實現(xiàn)　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_arith.all;</p&

46、gt;　　entity loader is 　　port(　　datain:in std_logic_vector(15 downto 0);　　ld_test:in std_logic;　　ld_clk:in

47、std_logic;　　ld_done: in std_logic;　　dataout:out std_logic_vector(15 downto 0);　　load:out std_logic　　);<

48、;p>　　end loader;　　architecture rtl of loader is 　　begin 　　process(datain,ld_test,ld_clk,ld_done)　　constant alls

49、: std_logic_vector(15 downto 0)--測試信息　　:="1000100010001000";　　constant done:std_logic_vector(15 downto 0)--烹調(diào)完成信息　　:="1010101111001101";

50、　　variable temp:std_logic_vector(2 downto 0);　　begin 　　load<=ld_test or ld_done or ld_clk;　　temp:=ld_test & l

51、d_done &ld_clk;　　case temp is 　　when "100"=> --測試　　dataout<=alls;　　when "010"=> --烹調(diào)完成&

52、lt;p>　　dataout<=done;　　when "001"=> --設(shè)置時間　　dataout<=datain;　　when others=>null;　　end case ;<

53、p>　　end process;　　end rtl;　　計時電路的VHDL實現(xiàn)　　library ieee;　　use ieee.std_logic_1164.all;　　use iee

54、e.std_logic_unsigned.all;　　entity cnt10 is　　port(　　clk:in std_logic;　　load:in std_logic;　　en:in

55、 std_logic;　　datain:in std_logic_vector(3 downto 0);　　q:out std_logic_vector(3 downto 0);　　carry_out:out std_logic　　);

56、;　　end cnt10;　　architecture rtl of cnt10 is　　signal tmp:std_logic_vector(3 downto 0);　　begin　　pr

57、ocess(clk,load,en )　　begin 　　if load='1'then　　tmp<=datain;　　elsif clk'event and clk='1'then &l

58、t;/p>　　if en='1'then 　　if tmp="0000"then 　　tmp<="1001";　　else 　　tmp<=

59、tmp-'1';　　end if ;　　end if ;　　end if;　　end process;

60、;　　process(clk,tmp)　　begin 　　if clk'event and clk='1'then 　　if tmp="0000"then 　　carry_out<=

61、'1';　　else 　　carry_out<='0';　　end if;　　end if;&l

62、t;p>　　end process;　　q<=tmp;　　end rtl;　　---六進制減法計數(shù)器　　library ieee;　　use

63、ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity cnt6 is 　　port( 　　clk:in std_logic;

64、　　load:in std_logic;　　en:in std_logic;　　datain:in std_logic_vector(3 downto 0);　　q:out std_logic_vector(3 downto 0);　　carry_ou

65、t:out std_logic　　);　　end cnt6;　　architecture rtl of cnt6 is　　signal tmp:std_logic_vector(3 downto

66、0 );　　begin 　　process(clk,load,en )　　begin 　　if load='1'then 　　tmp<

67、;=datain;　　elsif clk'event and clk='1'then 　　if en='1'then 　　if tmp="0000"then 　　tmp<="0101"

68、;　　else 　　tmp<=tmp-'1';　　end if ;　　end if ;<

69、b>　　end if;　　end process;　　process(clk,tmp)　　begin 　　if clk'event and clk ='1'then </

70、p>　　if tmp="0000" then 　　carry_out<='1';　　else 　　carry_out<='0';<b&

71、gt;　　end if;　　end if;　　end process;　　q<=tmp;　　end rtl;

72、　　計時電路模塊設(shè)計　　library ieee;　　use ieee.std_logic_1164.all;　　entity counter is 　　port (</p

73、>　　cook:in std_logic;　　load:in std_logic;　　clk:in std_logic;　　data:in std_logic_vector(15 downto 0);　　sec0:out std_logic_

74、vector(3 downto 0);　　sec1:out std_logic_vector(3 downto 0);　　min0:out std_logic_vector(3 downto 0); 　　min1:out std_logic_vector(3 downto 0);

75、　　done:out std_logic 　　);　　end counter;　　architecture rtl of counter is 　　---定義十進制和六進制計數(shù)器電路模塊</p

76、>　　component cnt10 is 　　port( 　　clk:in std_logic;　　load:in std_logic;　　en:in std_logic;<

77、p>　　datain:in std_logic_vector(3 downto 0);　　q:out std_logic_vector(3 downto 0);　　carry_out:out std_logic　　);　　end

78、 component cnt10;　　component cnt6 is 　　port( 　　clk:in std_logic;　　load:in std_logic;　　en:in s

79、td_logic;　　datain:in std_logic_vector(3 downto 0);　　q:out std_logic_vector(3 downto 0);　　carry_out:out std_logic　　);&

80、lt;/p>　　end component cnt6;　　signal clk0:std_logic;　　signal s0:std_logic;　　signal s1:std_logic;　　signal s2:std_logic;</

81、p>　　signal s3:std_logic;　　begin 　　--元件例化　　U1:cnt10 port map(clk,load,cook,data(3 downto 0),sec0,s0);</

82、p>　　U2:cnt6 port map(s0,load,cook,data(7 downto 4),sec1,s1);　　U3:cnt10 port map(s1,load,cook,data(11 downto 8),min0,s2);　　U4:cnt6 port map(s2,load,cook,data(15 down

83、to 12),min1,s3);　　done<=s0 and s1 and s2 and s3;　　end rtl;　　頂層模塊的VHDL實現(xiàn)　　library ieee;　　use i

84、eee.std_logic_1164.all;　　entity top is　　port(　　data:in std_logic_vector(15 downto 0);　　reset:in std_logic;

85、　　set_t:in std_logic;　　start:in std_logic;　　test:in std_logic;　　clk:in std_logic;　　cook:out std_logic;

86、sec0:out std_logic_vector(3 downto 0);　　sec1:out std_logic_vector(3 downto 0);　　min0:out std_logic_vector(3 downto 0);　　min1:out std_logic_vector(3 downto 0)

87、　　);　　end top;　　architecture rtl of top is 　　---定義狀態(tài)控制電路模塊　　component control

88、lor is 　　port( 　　reset: in std_logic;　　set_t:in std_logic;　　start:in std_logic;　　test:in std

89、_logic;　　clk:in std_logic;　　done:in std_logic;　　cook:out std_logic;　　ld_test:out std_logic;　　ld_clk:out std_logic;&

90、lt;/p>　　ld_done:out std_logic　　);　　end component controllor;　　component loader is 　　---定義數(shù)據(jù)裝載電路模塊</p

91、>　　port(　　datain:in std_logic_vector(15 downto 0);　　ld_test:in std_logic;　　ld_clk:in std_logic;　　ld_don

92、e:in std_logic;　　dataout:out std_logic_vector(15 downto 0);　　load:out std_logic　　);　　end component loader;

93、　　---定義計時電路模塊　　component counter is 　　port(　　cook:in std_logic;　　load:in std_logic;　　c

94、lk:in std_logic;　　data:in std_logic_vector(15 downto 0);　　sec0:out std_logic_vector(3 downto 0);　　sec1:out std_logic_vector(3 downto 0);

95、　　min0:out std_logic_vector(3 downto 0);　　min1:out std_logic_vector(3 downto 0);　　done:out std_logic 　　);　　end co

96、mponent counter;　　signal cook_tmp:std_logic;　　signal test_tmp:std_logic;　　signal clk_tmp:std_logic;　　signal done_tmp:std_logic;

97、;　　signal load_tmp:std_logic;　　signal done:std_logic;　　signal data_tmp:std_logic_vector(15 downto 0);　　begin <p&

98、gt;　　cook<=cook_tmp;　　---電路模塊例化　　U1:controllor port map(reset,set_t,start,test,clk,done,cook_tmp,test_tmp,clk_tmp,done_tmp);　　U2:loader

99、 port map(data,test_tmp,clk_tmp,done_tmp,data_tmp,load_tmp);　　U3:counter port map(cook_tmp,load_tmp,clk,data_tmp,sec0,sec1,min0,min1,done);　　end rtl;

100、　　顯示譯碼YMQ47的VHDL實現(xiàn)　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY YMQ47 IS

101、　　PORT(AIN4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　DOUT7:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));　　END ENTITY YMQ47;　　ARCHITECTURE ART OF YMQ47 IS

102、　　BEGIN　　PROCESS(AIN4)　　BEGIN 　　CASE AIN4 IS　　WHEN "0000"=>DOUT7<="

103、;0111111";　　WHEN "0001"=>DOUT7<="0000110";　　WHEN "0010"=>DOUT7<="1011011";　　WHEN "0011"=&g

104、t;DOUT7<="1001111";　　WHEN "0100"=>DOUT7<="1100110";　　WHEN "0101"=>DOUT7<="1101101";　　WHEN &q

105、uot;0110"=>DOUT7<="1111101";　　WHEN "0111"=>DOUT7<="0000111";　　WHEN "1000"=>DOUT7<="1111111";&

106、lt;p>　　WHEN "1001"=>DOUT7<="1101111";　　WHEN "1010"=>DOUT7<="1011110";　　WHEN "1011"=>DOUT7<="1011100&qu

107、ot;;　　WHEN "1100"=>DOUT7<="1010100";　　WHEN "1101"=>DOUT7<="1111001";　　WHEN OTHERS =>DOUT7<="00

108、00000";　　END CASE;　　END PROCESS;　　END ARCHITECTURE ART; ---------------YMQ47的源程序　　鎖存SCQ的VHDL實現(xiàn)<

109、/p>　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY SCQ IS　　port( <

110、/b>　　clk:in std_logic;　　done:in std_logic;　　clr:in std_logic;　　arlm: out std_logic);　　end entity;

111、　　ARCHITECTURE ART OF SCQ IS　　begin 　　process( clk,done,clr)　　begin 　　if (done='1'

112、; and clr='0')　　then arlm<='1';　　else arlm<='0';　　end if ;　　end process;

113、　　end;　　第四章總體原理圖　　4.1 總體功能的頂層原理圖　　本頂層設(shè)計采用原理圖輸入的方式進行設(shè)計，本框圖有五個部分組成。然后對此圖進行編譯仿真最終實現(xiàn)該微波爐定時控制器的各種功能。

114、圖4-1頂層原理圖　　該頂層原理圖由以上的五個模塊組成，其中輸入端的控制模塊是主要功能的實現(xiàn)控制部分，由它發(fā)出控制信息來提示下面各模塊完成什么功能。其他模塊則根據(jù)控制信息成數(shù)據(jù)的裝載（裝入8888、DONE、時間數(shù)據(jù)）、計時的遞減等功能。輸出端則主要由譯碼器實現(xiàn)信息的顯示功能，并且指示控制器處于那種工作狀態(tài)下。　　第五章系統(tǒng)功能

115、的仿真驗證　　5.1 狀態(tài)控制電路仿真波形圖 　　圖5-1 controllor顯示的仿真圖　　上圖中，當(dāng)測試信號TEST為高電平有效時，測試輸出信號為高電平；否則，當(dāng)時間設(shè)置信號SET_T為高電平，對應(yīng)的指示信號LD_CLK輸出高電平；當(dāng)烹飪開始信號START信號為高電平時，對應(yīng)輸出COOK為高電平；當(dāng)復(fù)位信

116、號RESET為高電平時，系統(tǒng)復(fù)位清零，恢復(fù)初始狀態(tài)。仿真結(jié)果符合模塊設(shè)計的要求。　　5.2數(shù)據(jù)裝載電路的仿真　　圖5-2數(shù)據(jù)裝載電路仿真波形圖　　該模塊本質(zhì)即多路選擇譯碼電路。當(dāng)LD_CLK、LD_TEST、LD_DONE三路信號中有且僅有一路信號高電平有效時，選擇其相應(yīng)的值作為輸出。&l

117、t;p>　　5.3 計時電路仿真　　圖5-3計時電路仿真波形圖　　圖中LOAD為高電平時讀取信號DATA的值，當(dāng)COOK信號為高電平時，對DATA的值進行減法計數(shù)，并在每個時鐘周期都輸出減法計數(shù)器的當(dāng)前值。仿真結(jié)果與預(yù)先設(shè)定的電路功能相吻合。　　5.4微波爐控制器顯示仿真<p&

118、gt;　　圖5-4微波爐控制器顯示測試功能仿真　　當(dāng)復(fù)位信號有效，微波爐控制器處于初始狀態(tài)時，若顯示管測試信號有效，則顯示管輸出全8，以示正常工。　　5.5SCQ的仿真圖　　圖5-5 SCQ的仿真圖　　圖5-5為SCQ的仿真圖，該仿真圖說明了當(dāng)烹調(diào)計時完成時即DONE的

119、信號變?yōu)楦唠娖綍r，SCQ輸出的ARLM信號變?yōu)楦唠娖?，即指示工作的結(jié)束。　　5.6總體功能的仿真分析　　圖5-6 總功能顯示的仿真圖　　圖5-6是頂層原理圖的仿真結(jié)果。由該頂層原理圖的仿真結(jié)果可以看出，此設(shè)計基本實現(xiàn)了所要求的各種功能定時，復(fù)位，狀態(tài)切換等功能。<

120、b>　　結(jié)束語　　“ 提出一個問題往往比解決一個問題更重要，因為解決問題也許僅是一個數(shù)學(xué)上或?qū)嶒炆系募寄芏?。而提出新的問題、新的可能性，從新的角度去看舊的問題，都需要有創(chuàng)造性的想象力，而且標志著科學(xué)的真正進步?！薄獝垡蛩固?lt;/p>　　近來進行了一個多月的畢業(yè)設(shè)計任務(wù)，通過這段時間的學(xué)習(xí)培養(yǎng)了我獨立思考的解決問題的能力，同時也提高了本

121、身的動手實踐的能力，而且在老師和同學(xué)的幫助下，認真查看問題的所在并且努力利用一切方法來解決實驗中所出現(xiàn)的問題，同時培養(yǎng)了解決問題的能力，初步學(xué)會了設(shè)計中個所用到的軟件操作，我想這將會有利于我今后的學(xué)習(xí)和工作。　　這個項目到目前為已經(jīng)基本完成，單我知道這個設(shè)計仍有不足之處需要補充創(chuàng)新的，例如可以給控制器加上個預(yù)置數(shù)的功能或分頻器能夠使系統(tǒng)性能更穩(wěn)定。她給我們那么深的希望，讓我們?yōu)榱怂ヅ^斗學(xué)習(xí)

122、，讓我們值得去回味以前為了這個所做的一切努力。所有這兩個月的心血都在這幾十頁紙上，我希望在這幾十頁紙上，書寫了我一個完整的大學(xué)和我那美好的青春時光，書寫了這樣一個結(jié)束，同時也書寫了另外的一個開始！　　參考文獻　　[1] 劉欲曉方強黃宛寧《EDA技術(shù)與VHDL電路開發(fā)應(yīng)用實踐》電子工業(yè)出版社</p&

眾賞文庫> 全部分類> 畢業(yè)設(shè)計

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