eda課程設(shè)計(jì)--基于cpld的信號(hào)發(fā)生器設(shè)計(jì)

1、<p>　　基于CPLD的信號(hào)發(fā)生器設(shè)計(jì) </p><p>　　摘 要：本文給出了一種采用CPLD作為主控器的信號(hào)發(fā)生器設(shè)計(jì)方案。由于采用EDA技術(shù)進(jìn)行設(shè)計(jì)，該方案具有工作速度快，硬件體積小，可靠性高等優(yōu)點(diǎn)。</p><p>　　關(guān)鍵詞：信號(hào)發(fā)生器；VHDL ；EDA ；CPLD </p><p><b>　　1 引言</b>&

2、lt;/p><p>　　隨著社會(huì)的發(fā)展，人們對(duì)生活的要求也逐步提高，也越來(lái)越希望在各個(gè)方面都有很大的提高，尤其是在信號(hào)方面，信號(hào)發(fā)生器作為提供測(cè)試用電信號(hào)的儀器必不可少。傳統(tǒng)信號(hào)發(fā)生器要用模擬器件來(lái)實(shí)現(xiàn)，后來(lái)出現(xiàn)了用數(shù)字電路來(lái)設(shè)計(jì)的方案，例如采用單片機(jī)等。EDA技術(shù)的出現(xiàn)與可編程器件的應(yīng)用改變了數(shù)字電路的設(shè)計(jì)方法。采用可編程器件進(jìn)行項(xiàng)目開(kāi)發(fā)具有費(fèi)用低、開(kāi)發(fā)時(shí)間短的特點(diǎn),有利于新產(chǎn)品占領(lǐng)市場(chǎng)。本文給出了一種采用CPLD

3、作為主控部件的信號(hào)發(fā)生器設(shè)計(jì)方案，在設(shè)計(jì)輸入時(shí)采用VHDL進(jìn)行描述，再連入外圍電路與CPLD構(gòu)建起整個(gè)系統(tǒng)。</p><p><b>　　2 系統(tǒng)設(shè)計(jì)</b></p><p><b>　　2.1 設(shè)計(jì)要求</b></p><p>　　信號(hào)發(fā)生器能夠產(chǎn)生正弦波、方波、三角波，并可通過(guò)開(kāi)關(guān)選擇輸出波形。</p>

4、<p>　　2.2 設(shè)計(jì)思路 </p><p>　　根據(jù)設(shè)計(jì)要求，智能信號(hào)發(fā)生器由4部分組成，既電源模塊、時(shí)鐘信號(hào)發(fā)生器、主控器、D/A轉(zhuǎn)換模塊，系統(tǒng)結(jié)構(gòu)如圖1所示。晶體振蕩器產(chǎn)生穩(wěn)定度很高的時(shí)鐘信號(hào)，在時(shí)鐘信號(hào)的作用下，主控器產(chǎn)生頻率可變的波形數(shù)據(jù)信號(hào)，經(jīng)數(shù)/摸轉(zhuǎn)換電路最終輸出所需要的波形。</p><p>　　圖1 系統(tǒng)結(jié)構(gòu)框圖 </p><p&g

5、t;<b>　　2.3 模塊設(shè)計(jì)</b></p><p>　　2.3.1 主控器設(shè)計(jì)</p><p>　　在主控器內(nèi)部也共有四個(gè)模塊，既三角波模塊，正弦波模塊，方波模塊和一個(gè)控制模塊，通過(guò)編程可以分別設(shè)計(jì)這四個(gè)模塊。</p><p>　　圖3 CPLD內(nèi)部控制原理圖</p><p>　　2.3.1.1 三角波模塊

6、 </p><p>　　三角波模塊是在設(shè)計(jì)時(shí)置一變量作為工作狀態(tài)標(biāo)志，在此變量全為0時(shí)，當(dāng)檢測(cè)到時(shí)鐘的上升沿時(shí)進(jìn)行加同一個(gè)數(shù)操作，全為0時(shí)，進(jìn)行減同一個(gè)數(shù)操作。由于A/D轉(zhuǎn)換采用12位的ADC7545芯片，且設(shè)64個(gè)時(shí)鐘為一個(gè)三角波周期，輸出每次加/減8。設(shè)計(jì)程序如下：</p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD

7、_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY delta IS</p><p>　　PORT(clk,reset:IN STD_LOGIC;</p><p>　　q: OUT STD_LOGIC_VECTOR(7 DOWNT

8、O 0));</p><p>　　END delta ;</p><p>　　ARCHITECTURE behave OF delta IS</p><p><b>　　BEGIN</b></p><p>　　PROCESS(clk,reset)</p><p>　　VARIABLE

9、tmp: STD_LOGIC_VECTOR(7 DOWNTO 0);</p><p>　　VARIABLE a: STD_LOGIC;</p><p><b>　　BEGIN</b></p><p>　　IF reset=’0’THEN</p><p>　　tmp:=”00000000”;</p>&l

10、t;p>　　ELSIF clk’EVENT AND clk=’1’THEN</p><p>　　IF a=’0’ THEN</p><p>　　IF tmp=”11111110”THEN</p><p>　　tmp:=”11111111”;</p><p><b>　　a:=’1’;</b></p&

11、gt;<p><b>　　ELSE</b></p><p>　　tmp:=tmp+1; -------- 遞增運(yùn)算</p><p><b>　　END IF;</b></p><p><b>　　ELSE</b></p><p>

12、　　IF tmp=”00000001”THEN</p><p>　　tmp:=”00000000”;</p><p><b>　　a:=’0’; </b></p><p><b>　　ELSE</b></p><p>　　tmp:=tmp-1; --------

13、-遞減運(yùn)算</p><p><b>　　END IF;</b></p><p><b>　　END IF; </b></p><p><b>　　END IF; </b></p><p><b>　　q<=tmp;</b></p>

14、<p>　　END PROCESS;</p><p>　　END behave;</p><p>　　2.3.1.2 正弦波模塊 </p><p>　　正弦波模塊是對(duì)一個(gè)正弦波周期分為64個(gè)采樣點(diǎn)，然后量化為8位2進(jìn)制數(shù)據(jù)，最大值為255，最小值為0，由此得到正弦波表，經(jīng)D/A轉(zhuǎn)換得到波形。設(shè)計(jì)程序?yàn)椋?lt;/p><p>　　

15、LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY sin IS</p><p>　　PORT(clk,clr:IN STD_LOGIC;</p&

16、gt;<p>　　d: OUT INTEGER RANGE 0 TO 255);</p><p><b>　　END sin;</b></p><p>　　ARCHITECTURE behave OF sin IS</p><p><b>　　BEGIN</b></p><

17、p>　　PROCESS(clk,clr)</p><p>　　VARIABLE tmp: INTEGER RANGE 0 TO 63;</p><p><b>　　BEGIN</b></p><p>　　IF clr=’0’THEN</p><p><b>　　D<=0;</b>

18、;</p><p>　　ELSIF clk’EVENT AND clk=’1’THEN</p><p>　　IF tmp=63 THEN ---------一個(gè)周期取64點(diǎn)</p><p><b>　　tmp:=0;</b></p><p><b>　

19、　ELSE</b></p><p>　　tmp:=tmp+1;</p><p><b>　　END IF;</b></p><p>　　CASE tmp IS ----查表輸出</p><p>　　WHEN 00=>d<=255;

20、WHEN 01=>d<=254; </p><p>　　WHEN 02=>d<=252; WHEN 03=>d<=249; </p><p>　　WHEN 04=>d<=245; WHEN 05=>d<=239; </p><p>　　WHEN 06=>d<=233; W

21、HEN 07=>d<=225;</p><p>　　WHEN 08=>d<=217; WHEN 09=>d<=207; </p><p>　　WHEN 10=>d<=197; WHEN 11=>d<=186; </p><p>　　WHEN 12=>d<=174; WHE

22、N 13=>d<=162; </p><p>　　WHEN 14=>d<=150; WHEN 15=>d<=137; </p><p>　　WHEN 16=>d<=124; WHEN 17=>d<=112; </p><p>　　WHEN 18=>d<=99; WHEN

23、 19=>d<=87; </p><p>　　WHEN 20=>d<=75; WHEN 21=>d<=64; </p><p>　　WHEN 22=>d<=53; WHEN 23=>d<=43; </p><p>　　WHEN 24=>d<=34; WHEN 25=&

24、gt;d<=26; </p><p>　　WHEN 26=>d<=19; WHEN 27=>d<=13;</p><p>　　WHEN 28=>d<=8; WHEN 29=>d<=4; </p><p>　　WHEN 30=>d<=1; WHEN 31=>d<=0;

25、 </p><p>　　WHEN 32=>d<=0; WHEN 33=>d<=1; </p><p>　　WHEN 34=>d<=4; WHEN 35=>d<=8; </p><p>　　WHEN 36=>d<=13; WHEN 37=>d<=19; </p>

26、<p>　　WHEN 38=>d<=26; WHEN 39=>d<=34; </p><p>　　WHEN 40=>d<=43; WHEN 41=>d<=53; </p><p>　　WHEN 42=>d<=64; WHEN 43=>d<=75; </p><p

27、>　　WHEN 44=>d<=87; WHEN 45=>d<=99; </p><p>　　WHEN 46=>d<=112; WHEN 47=>d<=124;</p><p>　　WHEN 48=>d<=137; WHEN 49=>d<=150; </p><p>

28、　　WHEN 50=>d<=162; WHEN 51=>d<=174; </p><p>　　WHEN 52=>d<=186; WHEN 53=>d<=197; </p><p>　　WHEN 54=>d<=207; WHEN 55=>d<=217; </p><p>　

29、　WHEN 56=>d<=225; WHEN 57=>d<=233; </p><p>　　WHEN 58=>d<=239; WHEN 59=>d<=245; </p><p>　　WHEN 60=>d<=249; WHEN 61=>d<=252; </p><p>　　

30、WHEN 62=>d<=254; WHEN 63=>d<=255; </p><p><b>　　END CASE;</b></p><p>　　END IF;</p><p>　　END PROCESS;</p><p>　　END behave;</p>&l

31、t;p><b>　　方波模塊 </b></p><p>　　方波模塊設(shè)計(jì)是交替送出全0和全1，并以32個(gè)延時(shí)實(shí)現(xiàn)，64個(gè)時(shí)鐘為一個(gè)周期。設(shè)計(jì)程序?yàn)椋?lt;/p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY

32、square IS</p><p>　　PORT(clk,clr:IN STD_LOGIC;</p><p>　　q: OUT INTEGER RANGE 0 TO 255);</p><p>　　END square;</p><p>　　ARCHITECTURE behave OF square IS </p

33、><p>　　SIGNAL a:BIT;</p><p><b>　　BEGIN</b></p><p>　　PROCESS(clk,clr)</p><p>　　VARIABLE cnt: INTEGER ;</p><p><b>　　BEGIN</b></p

34、><p>　　IF clr=’0’ THEN </p><p><b>　　a<=’0’;</b></p><p>　　ELSIF clk’EVENT AND clk=’1’THEN </p><p>　　IF cnt<63 THEN</p><p>　　cnt:=cnt

35、+1;</p><p><b>　　ELSE</b></p><p><b>　　Cnt:=0;</b></p><p>　　a<=NOT a ;</p><p><b>　　END IF;</b></p><p><b>　　END

36、 IF;</b></p><p>　　END PROCESS;</p><p>　　PROCESS(clk,a)</p><p><b>　　BEGIN</b></p><p>　　IF clk’EVENT AND clk=’1’THEN </p><p>　　IF a

37、=’1’ THEN</p><p><b>　　q<=255;</b></p><p><b>　　ELSE</b></p><p><b>　　q <=0;</b></p><p><b>　　END IF;</b></p>

38、<p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p>　　END behave; </p><p>　　2.3.1.4 控制模塊</p><p>　　控制模塊是通過(guò)SEL0和SEL1來(lái)選擇波形，并且用reset作為清零開(kāi)關(guān)結(jié)束上一次的波形選擇。通過(guò)

39、q0—q7輸出。設(shè)計(jì)程序?yàn)椋?lt;/p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY ch61a IS</p><p>　　PORT(sel : IN STD_LOGIC_VECTOR(1 DOWNTO 0);</p>

40、<p>　　d0,d1,d2 : IN STD_LOGIC_VECTOR(3 DOWNTO 0); </p><p>　　q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); </p><p>　　END ch61a;</p><p>　　ARCHITECTURE behave OF ch61a IS <

41、;/p><p>　　PROCESS(sel)</p><p><b>　　BEGIN </b></p><p>　　CASE sel IS</p><p>　　WHEN “00”=>q<=d0; -----------三角波形出</p><p>　　WHEN

42、 “01”=>q<=d1; ------------正弦波輸出 </p><p>　　WHEN “10”=>q<=d2; -----------方波形輸出 </p><p>　　WHEN OTHERS=>NULL;</p><p>　　END CASE;</p&

43、gt;<p>　　END PROCESS;</p><p>　　END behave;</p><p>　　2.3.2 D/A轉(zhuǎn)換模塊 </p><p>　　圖4 D/A轉(zhuǎn)換電路</p><p>　　電路中，AD7545將波形數(shù)據(jù)轉(zhuǎn)換為模擬信號(hào)；LF353進(jìn)行信號(hào)濾波和整形。</p><p&g

44、t;　　2.3.3 晶振電路模塊 </p><p><b>　　圖5 晶振電路</b></p><p>　　在此電路中，通過(guò)12M的石英晶體和電容及74LS04來(lái)產(chǎn)生12MHz的頻率電路。</p><p>　　2.3.4 電源模塊</p><p><b>　　圖6 電源原理圖</b><

45、;/p><p>　　在此電路中，220V電壓經(jīng)變壓器到整流橋能產(chǎn)生直流電壓，再通過(guò)電容濾波，通過(guò)7805和7905來(lái)產(chǎn)生穩(wěn)定的+5V和-5V電壓。</p><p><b>　　2.4 設(shè)計(jì)驗(yàn)證</b></p><p>　　圖7 三角波仿真圖</p><p><b>　　圖8 正弦波仿真</b><

46、;/p><p><b>　　圖9 方波仿真圖</b></p><p>　　2.5 印制電路板設(shè)計(jì) </p><p>　　圖10 系統(tǒng)原理圖</p><p>　　圖11 PCB板圖</p><p><b>　　圖12 3D圖</b></p><p>

47、;<b>　　3 結(jié)束語(yǔ)</b></p><p>　　本文介紹了一種基于CPLD的信號(hào)器的設(shè)計(jì)方案，用VHDL語(yǔ)言來(lái)設(shè)計(jì)主控器部分，并用D/A轉(zhuǎn)換將數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)用示波器顯示出波形。主控器部分采用MAX+PLUS II進(jìn)行仿真，仿真結(jié)果驗(yàn)證了設(shè)計(jì)的正確性。</p><p><b>　　致 謝</b></p><p&

48、gt;　　在作者設(shè)計(jì)的過(guò)程中，指導(dǎo)老師**給予了大力支持，陳老師認(rèn)真負(fù)責(zé)的工作態(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神和深厚的理論水平使作者受益匪淺。在此表示感謝！</p><p><b>　　參考文獻(xiàn)</b></p><p>　　[1] 李國(guó)洪，沈明山.可編程器件EDA技術(shù)與實(shí)踐[M]. 北京：機(jī)械工業(yè)出版社，2004</p><p>　　[2] 王金明.Ver

49、ilog HDL程序設(shè)計(jì)教程[M]. 北京：人民郵電出版社，2004</p><p>　　[3] 潘松、黃繼業(yè).EDA技術(shù)實(shí)用教程[M]. 北京：科學(xué)出版社，2002</p><p>　　[4] 徐惠民,安德寧. 數(shù)字邏輯設(shè)計(jì)與VHDL描述[M]. 北京: 機(jī)械工業(yè)出版社, 2002</p><p>　　[5] 杜建國(guó). Verilog HDL 硬件描述語(yǔ)言[M].

50、 北京:國(guó)防工業(yè)出版社, 2004.1</p><p>　　[6] 廖裕平，陸瑞強(qiáng). 數(shù)字電路設(shè)計(jì)—使用MAX+plus II[M]. 北京：清華大學(xué)出版社，2001</p><p>　　Signal Generator Design Based on CPLD</p><p>　　Name: Liu Zhiyi Student Number:200440602

51、115 </p><p>　　Abstract: This article gives a signal generator design using CPLD as the main controller. As a result of using EDA technique, the design proposal has many advantages such as of fast working spe