單片機(jī)汽車尾燈課程設(shè)計(jì)報告

1、<p>　　1 設(shè)計(jì)內(nèi)容及其分析</p><p><b>　　1.1 設(shè)計(jì)的內(nèi)容</b></p><p>　　用8個發(fā)光二極管模擬8個汽車尾燈（左、右各4個，高電平點(diǎn)亮），用四個開關(guān)作為左轉(zhuǎn)彎、右轉(zhuǎn)彎、剎車、雙閃控制信號（高電平有效）。當(dāng)汽車往前行駛時，8燈全滅。當(dāng)汽車轉(zhuǎn)彎時（左、右轉(zhuǎn)彎開關(guān)不會同時有效），若右轉(zhuǎn)彎，右邊4個尾燈從左至右循環(huán)點(diǎn)亮，左邊4個燈全

2、滅。若左轉(zhuǎn)彎，左邊4個尾燈從右至左循環(huán)點(diǎn)亮，右邊4個燈全滅。汽車剎車時（第2優(yōu)先級），8個燈全亮。雙閃信號有效時（優(yōu)先級最高）時，8個燈明、暗閃爍。</p><p>　　1.2 設(shè)計(jì)內(nèi)容分析</p><p>　　當(dāng)汽車轉(zhuǎn)彎時（左、右轉(zhuǎn)彎開關(guān)不會同時有效），若右轉(zhuǎn)彎，右邊4個尾燈從左至右循環(huán)點(diǎn)亮，左邊4個燈全滅。若左轉(zhuǎn)彎，左邊4個尾燈從右至左循環(huán)點(diǎn)亮，右邊4個燈全滅。汽車剎車時（第2優(yōu)先級）

3、，8個燈全亮。雙閃信號有效時（優(yōu)先級最高）時，8個燈明、暗閃爍。</p><p>　　根據(jù)以上分析可以畫出尾燈和汽車運(yùn)行關(guān)系表如下所示：</p><p><b>　　1.3 EDA簡介</b></p><p>　　1.3.1 EDA技術(shù)的概念</p><p>　　EDA是電子設(shè)計(jì)自動化（Electronic Design

4、 Automation）的縮寫，在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來的。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺上，用硬件描述語言HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。</p><p>　

5、　1.3.2 EDA技術(shù)的特點(diǎn)</p><p>　　利用EDA技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)，具有以下幾個特點(diǎn)：① 用軟件的方式設(shè)計(jì)硬件；② 用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動完成的；③ 設(shè)計(jì)過程中可用有關(guān)軟件進(jìn)行各種仿真；④ 系統(tǒng)可現(xiàn)場編程，在線升級；⑤ 整個系統(tǒng)可集成在一個芯片上，體積小、功耗低、可靠性高。因此，EDA技術(shù)是現(xiàn)代電子設(shè)計(jì)的發(fā)展趨勢。</p><p>　　

6、1.3.3 EDA設(shè)計(jì)流程</p><p>　　典型的EDA設(shè)計(jì)流程如下:</p><p>　　1、文本/原理圖編輯與修改。首先利用EDA工具的文本或圖形編輯器將設(shè)計(jì)者的設(shè)計(jì)意圖用文本或圖形方式表達(dá)出來。 2、編譯。完成設(shè)計(jì)描述后即可通過編譯器進(jìn)行排錯編譯，變成特定的文本格式，為下一步的綜合做準(zhǔn)備。 3、 綜合。將軟件設(shè)計(jì)與硬件的可實(shí)現(xiàn)性掛鉤，是將軟件轉(zhuǎn)化為硬件電路的關(guān)

7、鍵步驟。</p><p>　　4、 行為仿真和功能仿真。利用產(chǎn)生的網(wǎng)表文件進(jìn)行功能仿真，以便了解設(shè)計(jì)描述與設(shè)計(jì)意圖的一致性。</p><p>　　5、適配。利用FPGA/CPLD布局布線適配器將綜合后的網(wǎng)表文件針對某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。適配報告指明了芯片內(nèi)資源的分配與利用、引腳鎖定、設(shè)計(jì)的布爾方程描述情況。 6、 功能仿真

8、和時序仿真。</p><p>　　7、 下載。如果以上的所有過程都沒有發(fā)現(xiàn)問題，就可以將適配器產(chǎn)生的下載文件通過FPGA/CPLD下載電纜載入目標(biāo)芯片中。</p><p>　　8、 硬件仿真與測試。</p><p>　　1.4 硬件描述語言（VHDL）</p><p>　　1.4.1 VHDL的介紹</p><p>　

9、　VHDL(Very-High-Speed Integrated Circuit Hardware Description Language)主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分）

10、，既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對一個設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本</p><p>　　1.4.2 VHDL語言的特點(diǎn)</p><p>　　1、用VHDL代碼而不是用原理圖進(jìn)行設(shè)計(jì)，意味著整個電路板的模型及性能可用計(jì)算機(jī)模擬進(jìn)行驗(yàn)證。</p><p>

11、;　　2、VHDL元件的設(shè)計(jì)與工藝無關(guān)，與工藝獨(dú)立，方便工藝轉(zhuǎn)換。</p><p>　　3、VHDL支持各種設(shè)計(jì)方法，自頂向下、自底向上或者混合的都可以。</p><p>　　4、可以進(jìn)行從系統(tǒng)級到邏輯級的描述，即混合描述。</p><p>　　5、VHDL區(qū)別于其他的HDL，已形成標(biāo)準(zhǔn)，其代碼在不同的系統(tǒng)中可交換建模。</p><p>　　

12、2 設(shè)計(jì)的目的及意義</p><p><b>　　2．1 設(shè)計(jì)的目的</b></p><p>　　其一、設(shè)計(jì)一個能適應(yīng)現(xiàn)代汽車智能化發(fā)展要求的汽車尾燈控制電路。改善以前的汽車尾燈控制系統(tǒng)，降低汽車尾燈控制器的生產(chǎn)成本。其二、學(xué)好VHDL這門硬件描述語言，加深對VHDL語言知識的理解和掌握，提高學(xué)習(xí)能力和創(chuàng)新能力，使自己適應(yīng)不斷發(fā)展的21世紀(jì)。</p>&

13、lt;p><b>　　2．2 設(shè)計(jì)的意義</b></p><p>　　隨著(EDA)仿真技術(shù)的發(fā)展，數(shù)字系統(tǒng)的設(shè)計(jì)技術(shù)和設(shè)計(jì)工具發(fā)生了深刻的變化。利用硬件描述語言（VHDL）對數(shù)字系統(tǒng)的硬件電路進(jìn)行描述是EDA的關(guān)鍵技術(shù)之一。VHDL語言是目前主流的硬件描述語言，它具有很強(qiáng)的電路描述和建模能力，具有與具體電路無關(guān)和與設(shè)計(jì)平臺無關(guān)的特性，在語言易讀性和層次化結(jié)構(gòu)方面表現(xiàn)出強(qiáng)大的生命力和應(yīng)

14、用潛力。</p><p>　　隨著人們生活水平的提高，汽車的消費(fèi)量越來越大。因?yàn)槿藗円苍絹碓矫?，不管是夜晚還是陰雨、大霧等天氣原因的影響，人們都開著車在縱橫交錯的馬路上行駛，所以人們對汽車安全行駛的要求也越來越高，汽車尾燈控制系統(tǒng)給大家?guī)砹藰O大的方便。汽車尾燈控制系統(tǒng)是隨著汽車智能化技術(shù)的發(fā)展而發(fā)展起來的，汽車尾燈一般是用于微處理器的硬件結(jié)構(gòu)構(gòu)成，正是因?yàn)橛布娐返木窒扌裕坏荒茈S意的更改電路內(nèi)部功能和性能，

15、而且可靠性得不到保證，因此對汽車尾燈控制系統(tǒng)的發(fā)展帶來一定的局限性，難以滿足現(xiàn)代汽車的智能化發(fā)展。</p><p>　　為了提高人們因夜晚或因天氣原因在縱橫交錯的馬路上駕駛的安全系數(shù)，也是為了減少交通事故的發(fā)生。我們采用了先進(jìn)的EDA技術(shù)，Maxplus Ⅱ工作平臺和VHDL語言，設(shè)計(jì)了一種基于FPGA的汽車尾燈控制系統(tǒng)，并對系統(tǒng)進(jìn)行了仿真機(jī)驗(yàn)證。用一片F(xiàn)PGA芯片實(shí)現(xiàn)了現(xiàn)代汽車智能化的尾燈控制系統(tǒng)。通過仿真及驗(yàn)

16、證的結(jié)果分析，完全適應(yīng)現(xiàn)代汽車智能化發(fā)展要求。不但簡化了以前的汽車尾燈控制系統(tǒng)結(jié)構(gòu)，大大降低了生產(chǎn)成本，而且提高了系統(tǒng)的先進(jìn)性和可靠性。能實(shí)現(xiàn)控制器的系統(tǒng)編程。采用這種器件開發(fā)的數(shù)字系統(tǒng)其升級與改進(jìn)非常方便。</p><p>　　這一控制電路，結(jié)構(gòu)簡單、性能穩(wěn)定、操作方便、抗干擾能力強(qiáng)。將它應(yīng)用于現(xiàn)代汽車，不受黑夜或大霧、陰雨天氣因素的影響，可以提高安全行駛，避免交通事故的發(fā)生。真正的讓消費(fèi)者駕駛汽車的方便和安全

17、。 </p><p><b>　　3 設(shè)計(jì)步驟</b></p><p>　　3．1 總體電路原理框圖</p><p>　　通過1．2的內(nèi)容的分析，可以畫出汽車尾燈控制電路的總體設(shè)計(jì)框圖如下所示：</p><p>　　圖3.1 汽車尾燈控制電路設(shè)計(jì)總體框圖</p><p><b

18、>　　3．2 功能表</b></p><p>　　根據(jù)設(shè)計(jì)項(xiàng)目要求和電路原理框圖可以畫出汽車尾燈控制功能表如下所示：</p><p>　　表3.1 汽車尾燈控制功能表</p><p>　　3．3 汽車尾燈控制各組成模塊及相應(yīng)程序代碼</p><p>　　3.3.1 各組成模塊</p><p>　　實(shí)

19、現(xiàn)的主要功能是通過開關(guān)控制從而實(shí)現(xiàn)汽車尾燈的點(diǎn)亮方式。汽車尾燈控制器有4個模塊組成，分別為：時鐘分頻模塊、汽車尾燈主控模塊，左邊燈控制模塊和右邊燈控制模塊，以下介紹各模塊的詳細(xì)設(shè)計(jì)。</p><p>　　3.3.2 時鐘分頻模塊</p><p>　　整個時鐘分頻模塊的工作框圖如圖3.2所示。</p><p>　　圖3.2時鐘分頻模塊工作框圖</p>&

20、lt;p>　　時鐘分頻模塊由VHDL程序來實(shí)現(xiàn)，下面是其中的一段VHDL代碼：</p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY fp IS&

21、lt;/p><p>　　PORT ( clk :IN STD_LOGIC;</p><p>　　q1:OUT STD_LOGIC);</p><p>　　END ENTITY fp;</p><p>　　ARCHITECTURE zero OF fp IS</p><p>　　SIGNAL temp1: STD_LOGI

22、C_VECTOR(5 DOWNTO 0);</p><p>　　SIGNAL temp2: STD_LOGIC;</p><p><b>　　BEGIN</b></p><p>　　PROCESS(clk)</p><p><b>　　BEGIN</b></p><p>　

23、　IF(clk'EVENT AND clk = '1') THEN </p><p>　　IF temp1="100110" THEN temp2<=not temp2;</p><p>　　temp1<="000000";</p><p>　　ELSE temp1<=t

24、emp1+1;</p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p>　　END PROCESS ;</p><p>　　q1<=temp2; </p><p>　　END ARCHITECTURE z

25、ero;</p><p>　　3.3.3 汽車尾燈主控模塊</p><p>　　汽車尾燈主控模塊工作框圖如圖3.3所示。</p><p>　　圖3.3 主控模塊工作框圖</p><p>　　汽車尾燈主控模塊由VHDL程序來實(shí)現(xiàn)，下面是其中的一段VHDL代碼：</p><p>　　library ieee;</p&

26、gt;<p>　　use ieee.std_logic_1164.all;</p><p>　　entity ctrl is</p><p>　　port(left,right,flash,brake:in std_logic;</p><p>　　lp,rp,sc,ss:out std_logic);</p><p><

27、b>　　end ctrl;</b></p><p>　　architecture bh of ctrl is</p><p><b>　　begin</b></p><p>　　process(left,right,flash,brake)</p><p>　　variable a:std_logic_

28、vector(3 downto 0);</p><p><b>　　begin</b></p><p>　　a:=left&right&brake&flash;</p><p>　　case a is </p><p>　　when"0000"=>lp<='

29、0';rp<='0';sc<='0';ss<='0';</p><p>　　when"1000"=>lp<='1';rp<='0';sc<='0';ss<='0';</p><p>　　when"

30、;0100"=>rp<='1';lp<='0';sc<='0';ss<='0';</p><p>　　when"0010"=>rp<='0';lp<='0';sc<='1';ss<='0';<

31、/p><p>　　when others=>lp<='0';rp<='0';sc<='0';ss<='1';</p><p><b>　　end case;</b></p><p>　　end process;</p><p>&l

32、t;b>　　end bh;</b></p><p>　　3.3.4左邊燈控制模塊 </p><p>　　左邊燈控制模塊的工作框圖如圖3.4所示。</p><p>　　圖3.4左邊燈控制模塊的工作框圖</p><p>　　左邊燈控制模塊由VHDL程序來實(shí)現(xiàn)，下面是其中的一段VHDL代碼：</p><p>

33、;　　library ieee;use ieee.std_logic_1164.all;entity lc is   port(lp,clk,ss,sc:in std_logic;        l3,l2,l1,l0:out std_logic);end&#

34、160;lc;architecture one of lc isbegin   process(clk,ss,sc)   variable tmp:std_logic_vector(3 downto 0);   begin</p><p>　　IF clk

35、'EVENT AND clk='1' THEN</p><p>　　IF ss='1' THEN tmp:=not tmp;</p><p>　　ELSIF sc='1' THEN tmp:="1111";</p><p>　　--ELSIF clk'EVENT AND clk=&#

36、39;1' THEN</p><p>　　ELSIF lp='1' THEN </p><p>　　IF tmp ="0000" THEN tmp:="0001";</p><p>　　ELSE tmp:= tmp (2 DOWNTO 0)&'0';</p><

37、;p><b>　　END IF;</b></p><p>　　ELSIF lp='0' THEN tmp:="0000";</p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><

38、p>　　l3<= tmp(3)      l2<= tmp(2);      l1<= tmp(1);      l0<= tmp(0);   end process;end

39、60;one;</p><p>　　3.3.5右邊燈控制模塊</p><p>　　右邊燈控制模塊的工作框圖如圖3.5所示。</p><p>　　圖3.5 右邊燈控制模塊的工作框圖</p><p>　　右邊燈控制模塊由VHDL程序來實(shí)現(xiàn)，下面是其中的一段VHDL代碼：</p><p>　　library iee

40、e;use ieee.std_logic_1164.all;entity rc is    port(rp,clk,sc,ss:in std_logic;        r3, r2,r1,r0:out std_logic);end rc;

41、architecture two of rc isbegin   process(clk,sc,ss)   variable tmp:std_logic_vector(3 downto 0);   begin</p><p>　　IF clk&#

42、39;EVENT AND clk='1' THEN</p><p>　　IF ss='1' THEN tmp:=not tmp;</p><p>　　ELSIF sc='1' THEN tmp:="1111";</p><p>　　--ELSIF clk'EVENT AND clk='

43、;1' THEN</p><p>　　ELSIF rp='1' THEN </p><p>　　IF tmp="0000" THEN tmp:="1000";</p><p>　　ELSE tmp:='0' & tmp(3 DOWNTO 1); </p>

44、<p><b>　　END IF;</b></p><p>　　ELSIF rp='0' THEN tmp:="0000";</p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p>

45、<p>　　r3<= tmp(3)       r2<= tmp(2);       r1<= tmp(1);       r0<= tmp(0);  

46、60;    end process;end two;</p><p><b>　　4 系統(tǒng)仿真與調(diào)試</b></p><p>　　4.1分頻模塊仿真及分析</p><p>　　分頻模塊仿真圖如圖4.1所示。</p><p>　　圖4.1 分頻模塊仿真圖&l

47、t;/p><p>　　對其仿真圖進(jìn)行仿真分析：如圖所示,首先生成一個0.8us的時鐘脈沖，通過時鐘分頻把0.8us的脈沖分成一個3.2us的脈沖，實(shí)現(xiàn)了信號同步。</p><p>　　4.2 汽車尾燈主控模塊仿真及分析</p><p>　　汽車尾燈主控模塊由VHDL程序?qū)崿F(xiàn)后，其仿真圖如圖4.2所示。</p><p>　　圖4.2主控模塊時序仿真

48、圖</p><p>　　對時序仿真圖進(jìn)行分析：right，left，flash，brake 為輸入信號，right為1表示右轉(zhuǎn)，left為1表示左轉(zhuǎn)，flash為1表示雙閃，brake為1表示剎車。ss，sc，lp，clk為輸出信號。如圖所示：當(dāng)right為1時，產(chǎn)生一個rp為1的信號脈沖輸出，當(dāng)left為1時，產(chǎn)生一個lp為1的信號脈沖輸出，當(dāng)flash為1時，產(chǎn)生一個ss為1的信號脈沖輸出。當(dāng)brake為1時

49、，產(chǎn)生一個sc為1的信號脈沖輸出。</p><p>　　4.3 左邊燈控制模塊仿真及分析</p><p>　　左邊燈控制模塊由VHDL程序?qū)崿F(xiàn)后，其仿真圖如下圖4.3所示。</p><p>　　圖4.3左邊燈控制模塊時序仿真圖</p><p>　　對時序仿真圖進(jìn)行分析：ss，sc，lp，clk為輸入信號，l3，l2，l1，l0為輸出信號,表示

50、汽車左側(cè)的四盞燈。如圖所示：當(dāng)lp為1時，左側(cè)四盞燈從右到左順序點(diǎn)亮。當(dāng)ss為1時，左側(cè)四盞燈同時明暗閃爍。當(dāng)sc為1 時，左側(cè)四盞燈同時點(diǎn)亮。</p><p>　　4.4右邊燈控制模塊仿真及分析</p><p>　　右邊燈控制模塊由VHDL程序?qū)崿F(xiàn)后，其仿真圖如圖4.4所示。</p><p>　　圖4.4 右邊燈控制模塊時序仿真圖</p><p

51、>　　對時序仿真圖進(jìn)行分析：ss，sc，rp，clk為輸入信號，r3，r2，r1，r0為輸出信號,表示汽車右側(cè)的四盞燈。如圖所示：當(dāng)rp為1時，右側(cè)四盞燈從左到右順序點(diǎn)亮。當(dāng)ss為1時，右側(cè)四盞燈同時明暗閃爍。當(dāng)sc為1 時，右側(cè)四盞燈同時點(diǎn)亮。</p><p>　　4.5整個系統(tǒng)仿真及分析</p><p>　　按圖2.3組裝系統(tǒng)后的仿真圖如下圖4.5所示。</p>&

52、lt;p>　　圖4.5 整個系統(tǒng)仿真圖</p><p>　　對時序仿真圖進(jìn)行分析：right，left，flash，brake 為輸入信號，right為1表示右轉(zhuǎn)，left為1表示左轉(zhuǎn)，flash為1表示雙閃，brake為1表示剎車。r3，r2，r1，r0為輸出信號，表示汽車右側(cè)的四盞燈。l3，l2，l1，l0為輸出信號，表示汽車左側(cè)的四盞燈。如圖所示：當(dāng)right為1時，右側(cè)四盞燈從左到右順序點(diǎn)亮；當(dāng)le

53、ft為1時，左側(cè)四盞燈從右到左順序點(diǎn)亮；當(dāng)brake為1時，r3，r2，r1，r0，l3，l2，l1，l0輸出均為1，表示八盞燈全亮。當(dāng)flash為1時，八盞燈輸出為高低電平交替出現(xiàn)，表示八盞燈同時明暗閃爍。</p><p>　　4.6 總體設(shè)計(jì)電路圖</p><p>　　圖4.6總體設(shè)計(jì)電路圖</p><p>　　4.7 硬件仿真管腳鎖定</p>&

54、lt;p>　　輸入管腳鎖定如圖4.7所示。</p><p>　　圖4.7 輸入管腳鎖定</p><p>　　輸出管腳鎖定如圖4.8所示。</p><p>　　圖4.8 輸出管腳鎖定</p><p><b>　　4.8 總體電路圖</b></p><p>　　總體電路圖如圖4.9所示。<

55、/p><p>　　圖4.9 汽車尾燈設(shè)計(jì)總體電路圖</p><p><b>　　5 總結(jié)</b></p><p>　　通過設(shè)計(jì)汽車尾燈控制電路，我們查閱各種VHDL語言資料及思考討論而完成這次設(shè)計(jì)項(xiàng)目。在設(shè)計(jì)的過程中經(jīng)過了選題的彷徨以及設(shè)計(jì)程序的繁復(fù)等階段，提高了思考、編程能力和團(tuán)隊(duì)的協(xié)作能力，更加加深了我們對于硬件描述語言這門課程的理解和學(xué)習(xí)。我

56、們設(shè)計(jì)的汽車尾燈控制電路有我們自己團(tuán)隊(duì)的創(chuàng)新。</p><p>　　對于設(shè)計(jì)中遇到的難題，我們明白了應(yīng)該自己積極動腦思考的同時，還要請教老師和同學(xué)，要以積極的態(tài)度去設(shè)計(jì)和分析設(shè)計(jì)項(xiàng)目，最終完成設(shè)計(jì)。這次設(shè)計(jì)使我們明白了只有書本上的知識是不夠的，還應(yīng)該加強(qiáng)自己的動手能力，將理論應(yīng)用于實(shí)踐，才能學(xué)到真正的知識。</p><p>　　通過本次設(shè)計(jì)，不僅培養(yǎng)了我們實(shí)際操作能力，也培養(yǎng)了我們靈活運(yùn)用

57、知識，理論聯(lián)系實(shí)際，獨(dú)立自主的進(jìn)行設(shè)計(jì)的能力。這次設(shè)計(jì)不僅是一個學(xué)習(xí)新知識、新方法的機(jī)會，同時也是對我們所學(xué)知識的一次綜合的檢驗(yàn)和復(fù)習(xí)，使我們明白了知己的缺陷所在，從而及時的查缺補(bǔ)漏。這樣的設(shè)計(jì)，真正的讓我們學(xué)以致用。</p><p>　　在設(shè)計(jì)中要求我們要有耐心和毅力，還要細(xì)心，稍不謹(jǐn)慎，一個小小的錯誤就會導(dǎo)致結(jié)果的不正確，二對錯誤的檢查要求我們要有足夠的耐心。通過這次設(shè)計(jì)和設(shè)計(jì)在遇到的問題，我們也積累了一定的

58、經(jīng)驗(yàn)，以后從事集成電路設(shè)計(jì)工作會有一定的幫助。在應(yīng)用VHDL的過程中讓我們真正領(lǐng)會到了其并行運(yùn)行與其它軟件順序運(yùn)行的差別及其在電路設(shè)計(jì)上的優(yōu)越性。用VHDL硬件描述語言來進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)方便靈活。這樣的設(shè)計(jì)方法不但降低了開發(fā)的成本，而且縮短了開發(fā)的周期。</p><p>　　在這次設(shè)計(jì)中用到的技巧有：用了至上而下的順序設(shè)計(jì)方式；其中用到了if語句、case語句、進(jìn)程語句（process）等。</p>