帶有偶效驗(yàn)電位數(shù)據(jù)發(fā)生器課程設(shè)計(jì)報(bào)告

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2023年全國(guó)碩士研究生考試考研英語一試題真題（含答案詳解+作文范文）_第1頁

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1、　　課程設(shè)計(jì)說明書　　題目帶有偶效驗(yàn)電位數(shù)據(jù)發(fā)生器 　　系(部) 電子與通信工程 　　專業(yè)(班級(jí)) 電氣二班 　　姓名

2、 　　學(xué)號(hào) 　　指導(dǎo)教師 　　起止日期 2012年12月16-28號(hào) 　　電子設(shè)計(jì)自動(dòng)化設(shè)計(jì)任務(wù)書　　目錄</b

3、>　　第1章設(shè)計(jì)方案與論證5　　1.1 設(shè)計(jì)內(nèi)容及要求5　　第2章模塊設(shè)計(jì)6　　2.1 分頻模塊6　　2.2 頂層文件7　　第3章總體設(shè)計(jì)與仿真10&

4、lt;/p>　　3.1 總體設(shè)計(jì)方案10　　3.2 引腳分配15　　實(shí)驗(yàn)總結(jié)與體會(huì)16　　參考文獻(xiàn)：16　　設(shè)計(jì)內(nèi)容及要求<p

5、>　　試設(shè)計(jì)一個(gè)帶有偶校驗(yàn)位的數(shù)據(jù)發(fā)生器。該數(shù)據(jù)發(fā)生器具有三個(gè)輸入端，輸入為一組并行3位二進(jìn)制數(shù)碼，輸岀是一組串行（低位先行）的四位二進(jìn)制數(shù)碼，其中串行輸岀的數(shù)碼的最后一位（即最高位）為偶校驗(yàn)位（由數(shù)據(jù)發(fā)送器輸出時(shí)加入），前3位依次為數(shù)據(jù)位，當(dāng)輸入的3位二進(jìn)制碼中有奇數(shù)個(gè)1時(shí)，使其偶校驗(yàn)位為1，否則為0。同時(shí)數(shù)碼管也顯示輸岀的四位二進(jìn)制數(shù)碼。系統(tǒng)提供50MHZ頻率的時(shí)鐘源。完成該系統(tǒng)的硬件和軟件的設(shè)計(jì)，并制作出實(shí)物裝置，調(diào)試好后并

6、能實(shí)際運(yùn)用（指導(dǎo)教師提供制作所需的器件），最后就課程設(shè)計(jì)本身提交一篇課程設(shè)計(jì)說明書。　　大體步驟　　課題介紹　　設(shè)計(jì)方案論證　　進(jìn)一步討論方案, 對(duì)設(shè)計(jì)方案進(jìn)

7、行必要的修正，方案確定后開始進(jìn)行VHDL語言程序設(shè)計(jì)　　設(shè)計(jì)VHDL語言程序　　在實(shí)驗(yàn)裝置上進(jìn)行硬件測(cè)試，對(duì)VHDL語言程序進(jìn)行必要的修正，并進(jìn)行演示　　根據(jù)要求，該數(shù)據(jù)發(fā)生器具有三個(gè)輸入端，輸入為一組并行3位二進(jìn)制數(shù)碼，輸岀是一組串行，輸岀是一組串行的四位二進(jìn)制數(shù)碼，其中串行輸岀的數(shù)碼的最后一位（即最高位）為偶

8、校驗(yàn)位，前3位依次為數(shù)據(jù)位，當(dāng)輸入的3位二進(jìn)制碼中有奇數(shù)個(gè)1時(shí)，使其偶校驗(yàn)位為1，否則為0。同時(shí)數(shù)碼管也顯示輸岀的四位二進(jìn)制數(shù)碼。系統(tǒng)提供50MHZ頻率的時(shí)鐘源。　　2.1 分頻模塊　　2.1.1 vhdl語言程序：　　library ieee;&

9、lt;p>　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity fenpin is　　port(clkk: in std_logic;　　y: out std_logic);

10、　　end fenpin;　　architecture one of fenpin is　　signal full:std_logic;　　begin　　p_reg:process(clkk)

11、 　　variable cnt:integer range 1 to 10;　　begin 　　if clkk'event and clkk='1' then　　if cnt=5

12、then　　cnt:=1;　　full<='1';　　else 　　cnt:=cnt+1;　　full<='0'

13、;;　　end if;　　end if;　　end process p_reg;　　p_div:process(full)　　variable cnt2:

14、std_logic;　　begin　　if full'event and full='1' then　　cnt2:=not cnt2;　　if cnt2='1' then

15、　　y<='1';　　else　　y<='0';　　end if;<p

16、>　　end if;　　end process p_div;　　end;　　2.1.2 程序仿真　　根據(jù)vhdl程序要求仿真結(jié)果如下：<b&

17、gt;　　2.2 頂層文件　　2.2.1 vhdl語言程序　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　use ieee.std_logic_unsigned.all;<

18、p>　　ENTITY SHIFT IS　　PORT (CLK,en: IN STD_LOGIC;　　DIN: IN STD_LOGIC_VECTOR( 2 DOWNTO 0);　　led_selout:out std_logic_vector( 3 downto 0);<p&g

19、t;　　LED7S: OUT STD_LOGIC_VECTOR(6 DOWNTO 0);　　QB : OUT STD_LOGIC); 　　END ;　　ARCHITECTURE hav OF SHIFT IS　　COMPONEN

20、T fenpin 　　PORT(clkk: in std_logic;　　y: out std_logic);　　END COMPONENT;　　SIGNAL REG:STD_LOGIC_VECTOR(3 DOWNTO 0);

21、SIGNAL CY,clkd :STD_LOGIC;　　signal di:std_logic_vector(2 downto 0);　　SIGNAL D:STD_LOGIC_vector(3 downto 0);　　signal wei:std_logic_vector(1 downto 0);</p&g

22、t;　　begin　　u1:fenpin port map(clkk=>clk,y=>clkd);　　process(clkd)　　begin　　if clkd

23、'event and clkd='1' then　　if wei="11" then　　wei<="00";　　else　　wei<=wei+1;</

24、p>　　end if;　　end if;　　end process;　　process(wei)　　begin

25、　　case wei is　　WHEN "00"=>LED_selout<="0001";　　WHEN "01"=>LED_selout<="0010";　　WHEN "10&q

26、uot;=>LED_selout<="0100";　　WHEN "11"=>LED_selout<="1000";　　when others=>null;　　END CASE;</

27、p>　　END PROCESS;　　PROCESS( en,clkd)　　BEGIN　　if clkd'event and clkd='1' then 　　IF EN='1&

28、#39; THEN　　CY<=DIN(0 )XOR DIN(1) XOR DIN(2); 　　REG<=CY & DIN;　　else　　REG(2 DOWNTO 0)<=REG(3 DOWNTO 1);

29、 　　END IF;END IF;　　QB<=REG(0);D<=cy & diN;　　END PROCESS; 　　PROCESS(d,wei)　　BEGIN</b&

30、gt;　　if wei="00" then　　case D(0) is　　when '0'=>led7s<="1000000";　　when '1'=>led7s<="

31、;1111001";　　when others=>null;　　end case;　　end if;　　if wei="01" then

32、　　case D(1) is　　when '0'=>led7s<="1000000";　　when '1'=>led7s<="1111001";　　when others=>null;</

33、p>　　end case;　　end if;　　if wei="10" then　　case d(2) is　　when '0'=&

34、gt;led7s<="1000000";　　when '1'=>led7s<="1111001";　　when others=>null;　　end case;<p&

35、gt;　　end if;　　if wei="11" then　　case d(3) is　　when '0'=>led7s<="1000000";　　when

36、9;1'=>led7s<="1111001";　　when others=>null;　　end case;　　end if;　　end proces

37、s ;　　END HAV;　　2.2.2 程序仿真　　根據(jù)程序要求仿真結(jié)果如下:　　第3章總體設(shè)計(jì)與仿真　　3.1 總體設(shè)計(jì)方案　　以上各個(gè)模

38、塊通過仿真測(cè)試后，將上述設(shè)計(jì)的各模塊通過一定的連接關(guān)系整合起來即得到總體設(shè)計(jì)方案?？傮w程序如下：　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　use ieee.std_logic_unsigned.all;　　ENTITY

39、SHIFT IS　　PORT (CLK,en: IN STD_LOGIC;　　DIN: IN STD_LOGIC_VECTOR( 2 DOWNTO 0);　　led_selout:out std_logic_vector( 3 downto 0);　　LED7S: OUT

40、 STD_LOGIC_VECTOR(6 DOWNTO 0);　　QB : OUT STD_LOGIC); 　　END ;　　ARCHITECTURE hav OF SHIFT IS　　COMPONENT fenpin </

41、p>　　PORT(clkk: in std_logic;　　y: out std_logic);　　END COMPONENT;　　SIGNAL REG:STD_LOGIC_VECTOR(3 DOWNTO 0);　　SIGNAL CY,clkd

42、 :STD_LOGIC;　　signal di:std_logic_vector(2 downto 0);　　SIGNAL D:STD_LOGIC_vector(3 downto 0);　　signal wei:std_logic_vector(1 downto 0);&

43、lt;b>　　begin　　u1:fenpin port map(clkk=>clk,y=>clkd);　　process(clkd)　　begin　　if clkd'event and

44、 clkd='1' then　　if wei="11" then　　wei<="00";　　else　　wei<=wei+1;<p&g

45、t;　　end if;　　end if;　　end process;　　process(wei)　　begin　　c

46、ase wei is　　WHEN "00"=>LED_selout<="0001";　　WHEN "01"=>LED_selout<="0010";　　WHEN "10"=>LED_s

47、elout<="0100";　　WHEN "11"=>LED_selout<="1000";　　when others=>null;　　END CASE;<p&g

48、t;　　END PROCESS;　　PROCESS( en,clkd)　　BEGIN　　if clkd'event and clkd='1' then 　　IF EN='1' THEN</

49、p>　　CY<=DIN(0 )XOR DIN(1) XOR DIN(2); 　　REG<=CY & DIN;　　else　　REG(2 DOWNTO 0)<=REG(3 DOWNTO 1);

50、　　END IF;END IF;　　QB<=REG(0);D<=cy & diN;　　END PROCESS; 　　PROCESS(d,wei)　　BEGIN

51、　　if wei="00" then　　case D(0) is　　when '0'=>led7s<="1000000";　　when '1'=>led7s<="1111001"

52、;　　when others=>null;　　end case;　　end if;　　if wei="01" then　　cas

53、e D(1) is　　when '0'=>led7s<="1000000";　　when '1'=>led7s<="1111001";　　when others=>null;<p&g

54、t;　　end case;　　end if;　　if wei="10" then　　case d(2) is　　when '0'=>led7s<=&

55、quot;1000000";　　when '1'=>led7s<="1111001";　　when others=>null;　　end case;

56、end if;　　if wei="11" then　　case d(3) is　　when '0'=>led7s<="1000000";　　when '1'=>l

57、ed7s<="1111001";　　when others=>null;　　end case;　　end if;　　end process ;

58、　　END HAV;　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity fenpin is

59、　　port(clkk: in std_logic;　　y: out std_logic);　　end fenpin;　　architecture one of fenpin is　　signal full:std_logic;&

60、lt;/p>　　begin　　p_reg:process(clkk) 　　variable cnt:integer range 1 to 10;　　begin

61、　　if clkk'event and clkk='1' then　　if cnt=5 then　　cnt:=1;　　full<='1';　　els

62、e 　　cnt:=cnt+1;　　full<='0';　　end if;　　end if;　　end proce

63、ss p_reg;　　p_div:process(full)　　variable cnt2:std_logic;　　begin　　if full'event and full='1' then

64、;　　cnt2:=not cnt2;　　if cnt2='1' then　　y<='1';　　else　　y<=

65、'0';　　end if;　　end if;　　end process p_div;　　end;&

66、lt;p>　　對(duì)該程序仿真的波形如下：　　圖3.1 總體仿真波形　　3.2 引腳分配　　圖3.2 引腳分配圖　　實(shí)驗(yàn)總結(jié)與體會(huì)

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