eda課程設(shè)計---多路彩燈控制的設(shè)計

1、<p><b>　　物理科學(xué)與技術(shù)學(xué)院</b></p><p><b>　　EDA課程設(shè)計</b></p><p>　　課 題: 多路彩燈控制的設(shè)計 </p><p>　　專業(yè)班級： 電信0802班 </p><p><b

2、>　　多路彩燈控制的設(shè)計</b></p><p>　　摘 要：當(dāng)今時代科技發(fā)展日異月新，彩燈作為一種景觀應(yīng)用越來越多。在電子電路設(shè)計領(lǐng)域中，電子設(shè)計自動化(EDA)工具已成為主要的設(shè)計手段。它的發(fā)展給電子系統(tǒng)的設(shè)計帶來了革命性的變化，EDA軟件設(shè)計工具，硬件描述語言，可編程邏輯器件（PLD）使得EDA技術(shù)的應(yīng)用走向普及。本次設(shè)計是十六路彩燈控制器,現(xiàn)代生活中,彩燈已經(jīng)成為必不可少的景觀,本次

3、設(shè)計本著與實際生活密切聯(lián)系的原則,論述了使用VHDL設(shè)計十六路彩燈控制器的過程。VHDL為設(shè)計提供了更大的靈活性，使程序具有更高的通用性。同時也提高了設(shè)計的靈活性、可靠性和可擴展性,為大學(xué)生更好地認識社會提供了很好的機會。</p><p>　　關(guān) 鍵 詞： 電子設(shè)計自動化(EDA)；VHDL； 彩燈控制器； </p><p>　　一、彩燈控制系統(tǒng)的實現(xiàn)</p><p&g

4、t;<b>　　1.1設(shè)計思路</b></p><p>　　用VHDL語言設(shè)計了一個十六路彩燈控制器，六種花型循環(huán)變化，有清零開關(guān)，并且可以選擇快慢兩種節(jié)拍。本控制電路采用VHDL語言設(shè)計。運用自頂而下的設(shè)計思想，按功能逐層分割實現(xiàn)層次化設(shè)計。根據(jù)多路彩燈控制器的設(shè)計原理，將整個控制器分為兩個部分，分別為時序控制模塊和顯示控制模塊。時序控制模塊實現(xiàn)的功能是產(chǎn)生1／４和１／８的時鐘信號。顯示控

5、制模塊中實現(xiàn)的六種花型分別為：</p><p>　　"0001000100010001"</p><p>　　"1010101010101010"</p><p>　　"0011001100110011"</p><p>　　"1101101101100110"&

6、lt;/p><p>　　"1001010010100101"</p><p>　　"0100100100100100"</p><p>　　整個電路僅有時序控制和顯示控制兩個模塊。</p><p><b>　　1.2設(shè)計原理</b></p><p>　　用VHD

7、L進行設(shè)計 ,首先應(yīng)該了解 ,VHDL語言一種全方位硬件描述語言 ,包括系統(tǒng)行為級 ,寄存?zhèn)鬏敿壓瓦壿嬮T級多個設(shè)計層次。應(yīng)充分利用ＶＨＤＬ“自頂向下” 的設(shè)計優(yōu)點以及層次化的設(shè)計概層次概念對于設(shè)計復(fù)雜的數(shù)字系統(tǒng)是非常有用它使得人們可以從簡單的單元入手 ,逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng) 。</p><p>　　根據(jù)系統(tǒng)設(shè)計要求可知，整個系統(tǒng)共有三個輸入信號：控制彩燈節(jié)奏快慢的基準時鐘信號CLK_IN ,系統(tǒng)清零信號CLR

8、 ，彩燈節(jié)奏快慢選擇開關(guān)CHOSE_KEY；共有十六個輸出信號LED[15..0]，分別用于控制十六路彩燈。</p><p>　　據(jù)此，我們可以將整個彩燈控制電路MODEL分為兩大部分：時序控制電路MODEL1和顯示控制電路MODEL2。系統(tǒng)的工作原理如下：</p><p>　　時序控制電路MODEL1根據(jù)輸入信號CHOSE_KEY， CLR ，CLK_IN產(chǎn)生的符合一定要求的、供顯示控制

9、電路MODEL2使用的控制時鐘信號，而顯示控制電路MODEL2則根據(jù)時序控制電路MODEL1輸入的控制時鐘信號，輸出六種花型循環(huán)變化的、控制十六路彩燈工作的控制信號，這些控制信號加上驅(qū)動電路一起控制彩燈工作。</p><p>　　首先應(yīng)進行系統(tǒng)模塊的劃分 ,規(guī)定每一模塊的功能以及各個模塊之間的接口。最終設(shè)計方案由一個十六路彩燈花樣循環(huán)顯示控制器和一個時序控制分模塊組成。時序控制模塊根據(jù)輸入信號不同頻率的選擇不同的

10、時鐘信號輸送到彩燈循環(huán)顯示控制器 ,從而達到控制彩燈閃爍速度的快慢。</p><p><b>　　1.3整體框圖</b></p><p><b>　　二、模塊設(shè)計及功能</b></p><p><b>　　一、模塊功能描述</b></p><p>　　時序控制模塊的功能是產(chǎn)生輸

11、入脈沖的１／４分頻脈沖信號和１／８分頻脈沖信號，以此控制十六路彩燈的快慢節(jié)奏變化。</p><p>　　顯示控制模塊的功能是使電路產(chǎn)生六種花型并且循環(huán)顯示，以此實現(xiàn)本次課程設(shè)計要求實現(xiàn)的多路彩燈控制器的花型循環(huán)顯示功能。</p><p>　　模塊的設(shè)計使得程序得以實現(xiàn)，對于程序的理解和對模塊的設(shè)計緊密的聯(lián)系起來利用EDA技術(shù)方便快捷的實現(xiàn)了設(shè)計。用VHDL進行設(shè)計，首先應(yīng)該理解，VHDL語

12、言是一種全方位硬件描述語言，包括系統(tǒng)行為級，寄存器傳輸級和邏輯門級多個設(shè)計層次。應(yīng)充分利用VHDL“自頂向下”的設(shè)計優(yōu)點以及層次化的設(shè)計概念，層次概念對于設(shè)計復(fù)雜的數(shù)字系統(tǒng)是非常有用的，它使得我們可以從簡單的單元入手，逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng)。</p><p><b>　　2.1時序控制模塊</b></p><p>　　時序控制模塊是本程序的 時鐘信號選擇模塊，它的功

13、能是產(chǎn)生輸入脈沖的１／４分頻脈沖信號和１／８分頻脈沖信號，以此控制十六路彩燈的快慢節(jié)奏變化。時序控制模塊在本電路中起著至關(guān)重要的作用，它以彩燈閃動快慢節(jié)奏的變化實現(xiàn)了多路彩燈絢麗多彩的花型節(jié)奏變化。時序控制電路是整個電路中一個分模塊，它的設(shè)計對十六路彩燈控制器設(shè)計的順利完成起著決定性的作用。</p><p>　　以下是時序控制電路編譯與仿真：</p><p>　　時序控制模塊ＶＨＤＬ文本：

14、</p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY MODEL1 IS</p><p>　　PORT(CHOSE_KEY,C

15、LK_IN, CLR:IN STD_LOGIC;</p><p>　　CLK:OUT STD_LOGIC);</p><p><b>　　END ;</b></p><p>　　ARCHITECTURE ONE OF MODEL1 IS</p><p>　　SIGNAL T1:STD_LOGIC;</p>

16、<p><b>　　BEGIN</b></p><p>　　PROCESS(CLK_IN,CLR,CHOSE_KEY)IS</p><p>　　VARIABLE T2:STD_LOGIC_VECTOR(2 DOWNTO 0);</p><p><b>　　BEGIN</b></p><p>

17、;　　IF CLR='1'THEN </p><p>　　T1<='0';T2:="000";</p><p>　　ELSIF CLK_IN'EVENT AND CLK_IN='1'THEN</p><p>　　IF CHOSE_KEY='1'THEN</p>

18、;<p>　　IF T2="011"THEN T2:="000";T1<=NOT T1;</p><p><b>　　ELSE</b></p><p><b>　　T2:=T2+1;</b></p><p><b>　　END IF;</b>

19、</p><p><b>　　ELSE</b></p><p>　　IF T2="111"THEN T2:="000";T1<=NOT T1;</p><p><b>　　ELSE</b></p><p><b>　　T2:=T2+1;<

20、/b></p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p><b>　　

21、CLK<=T1;</b></p><p><b>　　END ;</b></p><p><b>　　仿真結(jié)果：</b></p><p><b>　　2.2顯示控制模塊</b></p><p>　　顯示控制模塊是整個電路的顯示控制模塊。它的主要功能是使電路產(chǎn)生

22、六種花型并且循環(huán)顯示，以此實現(xiàn)本次課程設(shè)計要求實現(xiàn)的多路彩燈控制器的花型循環(huán)顯示功能。顯示控制模塊應(yīng)用VHDL語言設(shè)計了本次十六路彩燈的六種循環(huán)花型，顯示控制電路是整個電路中另外一個分模塊，它的出色設(shè)計直接決定著十六路彩燈控制器花型循環(huán)的花樣和質(zhì)量。</p><p>　　以下是顯示控制電路編譯與仿真：</p><p>　　時序控制模塊ＶＨＤＬ文本：</p><p>

23、　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY MODEL2 IS</p><p>　　PORT(CLK,CLR:IN STD_LOGIC;</p><p>　　LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0));<

24、/p><p><b>　　END ;</b></p><p>　　ARCHITECTURE ONE OF MODEL2 IS</p><p>　　TYPE STATE IS(S0,S1,S2,S3,S4,S5,S6);</p><p>　　SIGNAL CURRENT_STATE:STATE;</p><

25、p>　　SIGNAL FLOWER:STD_LOGIC_VECTOR(15 DOWNTO 0);</p><p><b>　　BEGIN</b></p><p>　　PROCESS(CLR,CLK)IS</p><p>　　CONSTANT F1:STD_LOGIC_VECTOR(15 DOWNTO 0):="000100010

26、0010001";</p><p>　　CONSTANT F2:STD_LOGIC_VECTOR(15 DOWNTO 0):="1010101010101010";</p><p>　　CONSTANT F3:STD_LOGIC_VECTOR(15 DOWNTO 0):="0011001100110011";</p><

27、p>　　CONSTANT F4:STD_LOGIC_VECTOR(15 DOWNTO 0):="0100100100100100";</p><p>　　CONSTANT F5:STD_LOGIC_VECTOR(15 DOWNTO 0):="1001010010100101";</p><p>　　CONSTANT F6:STD_LOGIC_V

28、ECTOR(15 DOWNTO 0):="1101101101100110";</p><p><b>　　BEGIN</b></p><p>　　IF CLR='1' THEN</p><p>　　CURRENT_STATE<=S0;</p><p>　　ELSIF RISIN

29、G_EDGE(CLK) THEN</p><p>　　CASE CURRENT_STATE IS</p><p>　　WHEN S0=>FLOWER<="ZZZZZZZZZZZZZZZZ";CURRENT_STATE<=S1;</p><p>　　WHEN S1=>FLOWER<=F1;CURRENT_STATE&l

30、t;=S2;</p><p>　　WHEN S2=>FLOWER<=F2;CURRENT_STATE<=S3;</p><p>　　WHEN S3=>FLOWER<=F3;CURRENT_STATE<=S4;</p><p>　　WHEN S4=>FLOWER<=F4;CURRENT_STATE<=S5;<

31、/p><p>　　WHEN S5=>FLOWER<=F5;CURRENT_STATE<=S6;</p><p>　　WHEN S6=>FLOWER<=F6;CURRENT_STATE<=S1;</p><p><b>　　END CASE;</b></p><p><b>　　E

32、ND IF;</b></p><p>　　END PROCESS;</p><p>　　LED<=FLOWER;</p><p><b>　　END ;</b></p><p><b>　　仿真結(jié)果：</b></p><p>　　2.3整個電路系統(tǒng)的VHDL

33、源程序</p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY MODEL IS</p><p>　　PORT (CLK_IN , CLR ,CHOSE_KEY:IN STD_LOGIC;</p><p>　　LED

34、: OUT STD_LOGIC_VECTOR (15 DOWNTO 0));</p><p><b>　　END;</b></p><p>　　ARCHITECTURE ONE OF MODEL IS</p><p>　　COMPONENT MODEL1 IS</p><p>　　PORT (CHOSE_KEY, CLK

35、_IN, CLR:IN STD_LOGIC;</p><p>　　CLK:OUT STD_LOGIC);</p><p>　　END COMPONENT MODEL1;</p><p>　　COMPONENT MODEL2 IS</p><p>　　PORT(CLK, CLR:IN STD_LOGIC;</p><p>

36、;　　LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0));</p><p>　　END COMPONENT MODEL2;</p><p>　　SIGNAL S1:STD_LOGIC;</p><p><b>　　BEGIN</b></p><p>　　U1:MODEL1 PORT MAP(CH

37、OSE_KEY,CLK_IN,CLR,S1);</p><p>　　U2:MODEL2 PORT MAP(S1,CLR,LED);</p><p><b>　　END;</b></p><p><b>　　整體電路的仿真：</b></p><p>　　2.4 設(shè)計技巧分析 </p>

38、<p>　　(1) 在時序控制電路MODEL1的設(shè)計中，利用計數(shù)器計數(shù)達到分頻值時，對計數(shù)器進行清零，同時將輸出信號反向，這就非常簡潔地實現(xiàn)了對輸入基準時鐘信號的分頻，并且分頻信號的占空比為0.5。</p><p>　　(2) 在顯示控制電路MODEL2的設(shè)計中，利用狀態(tài)機非常簡潔地實現(xiàn)了六種花型的循環(huán)變化，同時利用六個十六位常數(shù)的設(shè)計，可非常方便地設(shè)置和修改六種花型。</p><p

39、>　　(3) 對于頂層程序的設(shè)計，因本系統(tǒng)模塊較少，既可使用文本的程序設(shè)計方式，也可使用原理圖的設(shè)計方式。但對于模塊較多的系統(tǒng)，最好使用文本的程序設(shè)計方式。</p><p><b>　　三、總結(jié)</b></p><p>　　通過此次課程設(shè)計實驗讓我學(xué)習(xí)到:無論多么復(fù)雜的設(shè)計都是從最基本的原理演變而來的，萬變不離其宗，高樓平地起。還是要把最基本的VHDL語言弄透，

40、</p><p>　　逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng)。平時在電腦上操作，把書本上的例題個個弄懂，不懂的地方及時問同學(xué)、老師，或者在網(wǎng)上查相關(guān)資料。多在實驗室里做一些實際的仿真，畢竟有些情況下理論和實際有很大的差別。多總結(jié)規(guī)律，多和同學(xué)交流學(xué)習(xí)別人好的想法。同時也要關(guān)注一些比較前沿的知識，看看專業(yè)發(fā)展的趨向。</p><p>　　為未來的發(fā)展做好鋪墊。</p><p>&l