eda課程設計報告---串入并出移位寄存器

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文檔簡介

1、　　EDA課程設計報告　　設計課題：1、串入并出移位寄存器　　2、譯碼器 　　3、數(shù)字鐘 　　專業(yè)班級：電子信息工程08-1班<

2、;p>　　串入并出移位寄存器　　一、設計任務與要求　　1．設計一個4位的串入并出移位寄存器； 　　2．要求能分別輸入兩組4位數(shù)據(jù)，同時輸出顯示。　　二、方案設計與論證<

3、;/b>　　移位寄存器除了具有存儲代碼的功能以外，還具有移位功能。所謂移位功能，是指寄存器里存儲的代碼能在移位脈沖的作用下依次左移或右移。因此，移位寄存器不但可以用來寄存代碼，還可用來實現(xiàn)數(shù)據(jù)的串并轉換、數(shù)字的運算以及數(shù)據(jù)處理等。　　所謂的串入/并出移位寄存器，即輸入的數(shù)據(jù)是一個接著一個有序地進入，輸出時則一起送出。兩組數(shù)據(jù)伴隨著時鐘信號依次輸

4、入，輸出時消除延時。　　三、單元電路設計與參數(shù)計算　　程序代碼：　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logi

5、c_arith.all;　　use ieee.std_logic_unsigned.all;　　entity sipo is　　port(　　d_in:in std_logic;　　clk:i

6、n std_logic;　　d_out:out std_logic_vector(3 downto 0));　　end sipo;　　architecture a of sipo is　　signal q:std_logic_vect

7、or(3 downto 0);　　begin　　p1:process(clk)　　begin　　if clk'event and clk='1'then

8、　　q(0)<=d_in;　　for i in 1 to 3 loop　　q(i)<=q(i-1);　　end loop;　　end if;

9、　　end process p1;　　d_out<=q;　　end a;　　四、總原理圖及元器件清單　　1．總原理圖</p&g

10、t;　　1．元件清單（或程序清單）　　五、安裝與調(diào)試　　輸入的數(shù)據(jù)為“1010” 、 “0111”兩組 4 位數(shù)據(jù)。因輸入的數(shù)據(jù)是每次一位依序進入，故輸入、輸出信號之間有 4 個 CLK 時間的延遲。為了過濾中間沒用的數(shù)據(jù)，只讀取完整的存儲數(shù)據(jù)，實用上可將取樣脈沖的周期設定成CLK 脈沖的四倍，

11、也就是說，每經(jīng)過 4 個CLK 脈沖后　　實驗連線 　　輸入信號D-IN（代表一位的串行數(shù)據(jù)輸入）和 CLK（代表抽樣時鐘信號），CLK 時鐘信號接適配器板子上的時鐘信號，頻率建議取在 1Hz 左右，D-IN 接撥碼開關或按鍵；輸出信號有D-OUT0~D-OUT3（代表 4位并行數(shù)據(jù)輸出），接發(fā)光二極管。<

12、/p>　　六、性能測試與分析　　七、結論與心得　　當按順序依次輸入兩組4尾數(shù)據(jù)時，輸入端同時顯示出兩組數(shù)據(jù)。　　通過對串入并出移位寄存器的設計，更加認識到了移位寄存器的原理與性能，在調(diào)試的過程中，也鍛煉了自己發(fā)

13、現(xiàn)問題、解決問題的能力。　　八、參考文獻　　1．《EDA技術綜合應用實例與分析》——譚會生、翟遂春著。　　譯碼器　　一、設計任務與要求

14、　　1．設計一個簡單的 3－8譯碼器；　　2．握組合邏輯電路的靜態(tài)測試方法；　　3．初步了解可編程器件設計的全過程。　　二、方案設計與論證　　3-8譯碼器電路（138）的功能與編碼器的功能相反。輸入變量有3個，即A

15、、B、C，輸出變量有8個，即Y0~Y7，對輸入變量A、B、C譯碼，就能確定輸出端Y0~Y7的輸出變?yōu)橛行Вǖ碗娖剑?，從而達到譯碼目的。　　真值表：　　三、單元電路設計與參數(shù)計算　　程序代碼：　　L

16、IBRARY ieee; 　　USE ieee.std_logic_1164.ALL; 　　ENTITY decoder3_8 IS 　　PORT( 　　A, B,C,G1,G2A,G2B: IN STD_LOGIC; </p

17、>　　Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); 　　END decoder3_8; 　　ARCHITECTURE fun OF decoder3_8 IS 　　SIGNAL indata: STD_LOGIC_VECTOR(2 DOWNTO 0); &

18、lt;/p>　　BEGIN 　　indata <= C&B&A; 　　encoder: 　　PROCESS (indata, G1, G2A,G2B) <p&

19、gt;　　BEGIN 　　IF (G1='1' AND G2A='0' AND G2B='0') THEN 　　CASE indata IS 　　WHEN "000"=>Y<="1111

20、1110"; 　　WHEN "001"=>Y<="11111101"; 　　WHEN "010"=>Y<="11111011"; 　　WHEN "011"=>Y<=&q

21、uot;11110111"; 　　WHEN "100"=>Y<="11101111"; 　　WHEN "101"=>Y<="11011111"; 　　WHEN "110"=>

22、Y<="10111111"; 　　WHEN "111"=>Y<="01111111"; 　　WHEN OTHERS =>Y<="XXXXXXXX"; 　　END CASE; <

23、;p>　　ELSE 　　Y<="11111111"; 　　END IF; 　　END PROCESS encoder; 　　END fun;<

24、;/b>　　四、總原理圖及元器件清單　　1．總原理圖　　1．元件清單（或程序清單）　　五、安裝與調(diào)試　　輸入信號 A、B、C 接撥碼開關，其中 A、

25、B、C代表三路數(shù)據(jù)輸入，G1、G2A、G2B代表控制端；輸出信號 Y0~Y7 接發(fā)光二極管，代表8路譯碼數(shù)據(jù)輸出。改變撥碼開關的狀態(tài)，參照3-8譯碼器真值表，觀察實驗結果。　　六、性能測試與分析　　七、結論與心得　　通過對譯碼器的設計，更

26、加認識到了譯碼器的原理與性能，在調(diào)試的過程中，也鍛煉了自己發(fā)現(xiàn)問題、解決問題的能力。也培養(yǎng)了自己的動手能力，為今后的工作做出了鋪墊。　　八、參考文獻　　1．《VHDL程序設計教程》——邢建平、曾繁泰著。　　數(shù)字鐘

27、　　一、設計任務與要求　　1．具有時、分、秒計數(shù)顯示功能，以二十四小時循環(huán)計時；　　2．具有清零，調(diào)節(jié)小時，分鐘的功能；　　3．具有整點報時同時LED燈花樣顯示的功能。　　二、方案設計與論證<

28、/b>　　1、時鐘計數(shù)：秒……60進制BCD碼計數(shù)。　　分……60進制BCD碼計數(shù)。　　時……24進制BCD碼計數(shù)。　　同時整個計數(shù)器有清零、調(diào)時、調(diào)分功能。在接近整數(shù)時能提供報時信號。　　2、具有驅動8位8段共陰極掃描數(shù)碼

29、管的片選驅動信號輸出和8段字形譯碼輸出。　　3、揚聲器在整點時有報時驅動信號產(chǎn)生。　　4、LED燈整點時有花樣顯示信號產(chǎn)生。　　三、單元電路設計與參數(shù)計算　　程序代碼：　　秒

30、計時模塊：　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity second is　　p

31、ort(clk,reset,semin:in std_logic;　　enmin:out std_logic;　　daout:out std_logic_vector(6 downto 0));　　end second;　　architecture rtl of seco

32、nd is　　signal count:std_logic_vector(6 downto 0);　　signal enmin_1,enmin_2:std_logic;　　begin　　daout<=count;</p&g

33、t;　　enmin_2<=(semin and clk);　　enmin<=(enmin_1 or enmin_2);　　process(clk,reset,semin)　　begin　　if(res

34、et='0')then　　count<="0000000";　　enmin_1<='0';　　elsif(clk'event and clk='1')then　　if(count(3

35、downto 0)="1001")then　　if(count<60)then　　if(count="1011001")then　　enmin_1<='1';count<="0000000";&l

36、t;p>　　else　　count<=count+7;　　end if;　　else　　count<="0000000"

37、;　　end if;　　elsif(count<60)then　　count<=count+1;　　enmin_1<='0';　　else&

38、lt;/b>　　count<="0000000";enmin_1<='0';　　end if;　　end if;　　end process;&

39、lt;/p>　　end rtl;　　分計時模塊：　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_

40、logic_unsigned.all;　　entity minute is　　port(clk,reset,clks,sethour:in std_logic;　　enhour:out std_logic;　　daout:out std_logic_vector(6 do

41、wnto 0));　　end minute;　　architecture rtl of minute is　　signal count:std_logic_vector(6 downto 0);　　signal enhour_1,enhour_2:std_logic;&l

42、t;/p>　　begin　　daout<=count;　　enhour_2<=(sethour and clk);　　enhour<=(enhour_1 or enhour_2);　　pr

43、ocess(clk,reset,sethour)　　begin　　if(reset='0')then　　count<="0000000";　　enhour_1<='0';

44、　　elsif(clk'event and clk='1')then　　if(count(3 downto 0)="1001")then　　if(count<=60)then　　if(count="1011001

45、")then　　enhour_1<='1';count<="0000000";　　else　　count<=count+7;　　enhour_1<='0&#

46、39;;　　end if;　　else　　count<="0000000";　　end if;<p&g

47、t;　　elsif(count<60)then　　count<=count+1;　　enhour_1<='0' after 100 ns;　　else　　count<="0000000

48、";enhour_1<='0';　　end if;　　end if;　　end process;　　end rtl;</

49、p>　　小時計時模塊：　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity hour

50、 is　　port(clk,reset:in std_logic;　　daout:out std_logic_vector(5 downto 0));　　end hour;　　architecture rtl of hour is&l

51、t;/p>　　signal count:std_logic_vector(5 downto 0);　　begin　　daout<=count;　　process(clk,reset)

52、　　begin　　if(reset='0')then　　count<="000000";　　elsif(clk'event and clk='1')then　　if(count(3 do

53、wnto 0)="1001")then　　if(count<23)then　　count<=count+7;　　else　　count<="000000";

54、　　end if;　　elsif(count<23)then　　count<=count+1;　　else　　count<="000000&quo

55、t;;　　end if;　　end if;　　end process;　　end rtl;　　時間

56、設置模塊：　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　use ieee.std_logic_arith.all;

57、　　entity settime is　　port(clk,reset:in std_logic;　　sec,min:in std_logic_vector(6 downto 0);　　hour:in std_logic_vector(5 downto 0);<p

58、>　　dp:out std_logic;　　sel:out std_logic_vector(5 downto 0);　　daout:out std_logic_vector(3 downto 0));　　end settime;　　architecture rtl

59、 of settime is　　signal count:std_logic_vector(2 downto 0);　　begin　　process(clk,reset)　　begin</p

60、>　　if(reset='0')then　　count<="000";　　elsif(clk'event and clk='1')then　　if(count>="101")then</p

61、>　　count<="000";　　else　　count<=count+1;　　end if;　　end if;&l

62、t;/b>　　end process;　　process(clk,reset)　　begin　　if(reset='0')then　　daout<="00

63、00";　　dp<='0';　　sel<="111111";　　elsif(clk'event and clk='1')then　　case count

64、 is　　when"000"=>daout<=sec(3 downto 0);　　dp<='0';　　sel<="111110";　　when"

65、001"=>daout(3)<='0';　　daout(2 downto 0)<=sec(6 downto 4);　　dp<='0';　　sel<="111101";

66、;　　when"010"=>daout<=min(3 downto 0);　　dp<='1';　　sel<="111011";　　when"011"=&g

67、t;daout(3)<='0';　　daout(2 downto 0)<=min(6 downto 4);　　dp<='0';　　sel<="110111";

68、　　when"100"=>daout<=hour(3 downto 0);　　dp<='1';　　sel<="101111";　　when"101"=>daout(3 d

69、ownto 2)<="00";　　daout(1 downto 0)<=hour(5 downto 4);　　dp<='0';　　sel<="011111";<p&g

70、t;　　when others=>daout<="0000";　　dp<='0';　　sel<="111111";　　end case;

71、　　end if;　　end process;　　end rtl;　　掃描顯示模塊：　　library ieee;

72、　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity deled is　　port(num:in std_logic_vector(3 downto 0);　　l

73、ed:out std_logic_vector(6 downto 0));　　end deled;　　architecture rtl of deled is　　begin　　led<="111110"whe

74、n num="0000"else　　"0110000"when num="0001"else　　"1101101"when num="0010"else　　"1111001"when num=&

75、quot;0011"else　　"0110011"when num="0100"else　　"1011011"when num="0101"else　　"1011111"when num="01

76、10"else　　"1110000"when num="0111"else　　"1111111"when num="1000"else　　"1111011"when num="1001"

77、;else　　"1110111"when num="1010"else　　"0011111"when num="1011"else　　"1001110"when num="1100"else&l

78、t;/p>　　"0111101"when num="1101"else　　"1001111"when num="1110"else　　"1000111"when num="1111";

79、　　end rtl;　　整點報時模塊：　　LIBRARY ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsi

80、gned.all;　　ENTITY alert IS　　PORT(　　clk : INSTD_LOGIC;　　dain : INSTD_LOGIC_VECTOR(6 DOWNTO 0);

81、　　speak: OUTSTD_LOGIC;　　lamp : OUT STD_LOGIC_VECTOR(2 DOWNTO 0));　　END alert ;　　ARCHITECTURE fun OF alert IS　　signal count : std_logic

82、_vector( 1 downto 0);　　signal count1: std_logic_vector( 1 downto 0);　　BEGIN　　speaker:process (clk)　　begin &l

83、t;/b>　　speak <= count1(1);　　if (clk 'event and clk= '1') then　　if (dain = "000000") then　　if (count1>=&qu

84、ot;10") then 　　count1<="00";　　else　　count1 <= count1 + 1;　　end if;

85、　　end if;　　end if;　　end process speaker;　　lamper:process(clk)　　begin

86、　　if (rising_edge(clk))then 　　if (count <= "10") then　　if (count ="00") then　　lamp <= "001" ;</p&

87、gt;　　elsif (count = "01") then　　lamp <= "010" ;　　elsif(count="10") then 　　lamp <= "100" ;

88、　　end if;　　count <= count + 1;　　else 　　count <= "00";　　end if;

89、　　end if; 　　end process lamper;　　end fun ;　　四、總原理圖及元器件清單　　1．總原理圖</b&g

90、t;　　1．元件清單（或程序清單）　　五、安裝與調(diào)試　　輸入接口：　　1、代表清零、調(diào)時、調(diào)分信號RESET、SETHOUR、SETMIN的管腳分別連接按鍵開關。<p

91、>　　2、代表計數(shù)時鐘信號CLK和掃描時鐘信號CKDSP的管腳分別同1Hz時鐘源和32Hz（或更高）時鐘源相連。　　輸出接口：　　1、代表掃描顯示的驅動信號管腳SEL2、SEL1、SEL0和a,b,c,d,e,f,g參照實驗四的連法。　　2、代表揚聲器驅動信號的管腳SP

92、EAK同揚聲器驅動接口SPEAKER相連。　　3、代表花樣燈顯示信號管腳LAMP0、LAMP1、LAMP2同3個LED燈相連。　　六、性能測試與分析　　時鐘信號每60次，秒計時模塊向分計時模塊發(fā)射一個脈沖信號；分計時模塊收到60次脈沖，向小時計時模塊發(fā)射一個脈沖信號；小時模塊

93、收到23次脈沖，自動清零。　　七、結論與心得　　通過對數(shù)字鐘的設計，了解到掃描電路實現(xiàn)顯示功能的潛在好處，對數(shù)字鐘原理有了深刻的認識，認識到了進位輸出的原理與實現(xiàn)。在調(diào)試的過程中，也鍛煉了自己發(fā)現(xiàn)問題、解決問題的能力。也培養(yǎng)了自己的動手能力，為今后的工作做出了鋪墊。<b

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