pcie3.0qos的電路設計

1、THEQoSCIRCUITDESIGNOFPCIE3OAThesisSubmittedtoSoutheastUniversityFortheAcademiCDegreeofMasterofEngineeringBYHUYongXinSupervisedbySupervlsedPanShuGuoViceProfessorAndSeniorEngineerLinGuenlornSchoolofIntegratedCircuitsSouthe

2、astUniversity2014520摘要摘要隨著半導體技術的發(fā)展，芯片集成度的提高，計算機處理器的能力變得越來越強，同時計算機外圍組件(如網卡)的速度也越來越快，但是連接計算機和外圍組件的總線速度卻沒有相應的提升，總線的性能開始成為影響計算機發(fā)展的一個瓶頸。現在流行的外圍組件互聯(PeripheralComponentInterconnect，PCI)總線在速度上已經不能滿足復雜多媒體數據實時傳輸的需求?？焖偻鈬M件互聯(Perip

3、heralComponentInterconnectExpress，PCIE)作為第三代lJO總線，在總線結構上采取了根本性的變革，極大地提高了總線速度。PCIE總線即將成為新的總線標準，而PCIE的服務質量(QualityofService，QoS)功能則是PCIE區(qū)別于傳統(tǒng)總線PCI的一個顯著技術優(yōu)勢。因此，PCIE中QoS功能的實現成為PCIE總線設計的一個關鍵點。本文設計的PCIEQoS功能對于提升總線的性能作用顯著。QoS技術

4、可以保證數據鏈路不容易發(fā)生阻塞，可以為不同的請求事務提供差異性服務，提高鏈路的傳輸效率。本文分析了PCIE總線協議和QOS技術，研究PCIE中實現QoS的理論基礎，設計實現了PCIE30協議標準下QoS的框架結構，劃分了具體的功能模塊。虛通道(VirtualChannel，VC)管理模塊主要負責完成請求事務的分類和虛通道優(yōu)先級的管理；流量控制模塊主要負責對一條鏈路兩端的接口實行流量控制，該模塊需要保證發(fā)送端口在確認接收端口有足夠的緩沖空

5、間來存儲待發(fā)送的事務時才進行發(fā)送任務，這樣改善了鏈路的傳輸效率，保證了傳輸的成功率，減小重發(fā)的概率。本文采用Vefilog語言完成了寄存器傳輸級(RegisterTransferLevel，RTL)代碼設計，并通過SystemVerilog語言搭建的測試平臺進行了功能仿真驗證，利用Synopsys的DesignComplier工具綜合，通過Xilinx的FPGA完成驗證，證明本設計完成了預期的功能。因為PCIE提供了差異性服務，QoS的