PLC并行編譯中資源依賴研究.pdf

1、可編程邏輯控制器（Programmable Logic Controller，PLC）出現(xiàn)于19世紀(jì)70年代，它是從傳統(tǒng)繼電器控制系統(tǒng)發(fā)展而來，從第一臺 PLC由美國數(shù)字設(shè)備公司研制出來，到現(xiàn)在種類繁多的PLC，它們的功能和性能不斷增強(qiáng)。市場上對高性能PLC的需求也越來越旺盛，但是由于PLC體系架構(gòu)的固有性質(zhì)，要提高執(zhí)行速度必須降低掃描周期，所以大部分PLC廠商會選擇更高速度的CPU來突破這個瓶頸，但是更有效的辦法是直接打破現(xiàn)有串行體系

2、架構(gòu)，采用完全并行化的執(zhí)行方式，把梯形圖程序轉(zhuǎn)化成可以并發(fā)執(zhí)行的VHDL程序是更好的選擇。
　　本文通過大量研究國內(nèi)外 PLC并行編譯相關(guān)論文，提出把梯形圖程序轉(zhuǎn)化到VHDL程序的方法。首先，提出邏輯表達(dá)式作為梯形圖程序轉(zhuǎn)化到VHDL的中間語言，其中采用后序遍歷算法和深度優(yōu)先搜索算法生成表達(dá)式語句。其次，采用依賴分析算法生成 VHDL運(yùn)行時的并行時鐘信息，并且提出資源依賴分析策略，通過控制依賴、數(shù)據(jù)依賴、功能依賴逐層分解的依賴分析

3、算法，在進(jìn)一步提高執(zhí)行速度的同時能對FPGA資源有一定優(yōu)化。然后，以分時復(fù)用和二層狀態(tài)機(jī)作為VHDL的執(zhí)行架構(gòu)，以依賴分析后的并行信息作為狀態(tài)機(jī)轉(zhuǎn)換的基礎(chǔ)時鐘，在每個時鐘周期中有多個梯級被執(zhí)行，它們之間沒有依賴關(guān)系，有依賴關(guān)系的梯級在不同時鐘周期執(zhí)行。最后，以實(shí)現(xiàn)和分析自動售貨機(jī)實(shí)例為驗(yàn)證手段，詳細(xì)分析了從梯形圖到VHDL每一步的執(zhí)行過程，從而證明了本設(shè)計(jì)的正確性。
　　對于梯形圖到FPGA并行編譯的相關(guān)研究還處于初級階段，國內(nèi)外