基于PLD的時間數(shù)字轉(zhuǎn)換電路設(shè)計.pdf

1、本文研究數(shù)字化的時間-數(shù)字變換TDC(Time to Digital Conversion)技術(shù)，本課題的研究主要為數(shù)字化模擬一數(shù)字轉(zhuǎn)換ADC(Analog to digit converter)服務(wù)。數(shù)字化ADC可以通過TDC間接地實現(xiàn)，即先實現(xiàn)模擬量轉(zhuǎn)換成時間量的ATC變換(Analog to Time Conversion)，然后再將模擬的時間量做TDC，以實現(xiàn)數(shù)字化ADC。這一目標(biāo)決定了本文所研究的TDC既要借鑒在其他領(lǐng)域中取得

2、的成果，又要滿足自身的要求。 對作為數(shù)字化ADC部分電路的TDC有特殊的要求，主要體現(xiàn)在：電路必須是全數(shù)字的，不能使用模擬壓控振蕩器(VCO)等器件；希望所設(shè)計的電路既能在專用集成電路(ASIC)上實現(xiàn)，也能在可編程邏輯器件(PLD)上實現(xiàn)，因此對電路的可綜合性有較強(qiáng)的要求，同時對電路的規(guī)模也有一定要求；電路必須滿足分辨率和采樣率的要求。 雖然TDC技術(shù)已經(jīng)在核物理等領(lǐng)域獲得了長足的進(jìn)展<'[7,8,9,]>，但是關(guān)于基

3、于數(shù)字化ADC應(yīng)用的TDC設(shè)計報道目前還不是很多。wantanabe于1993年報道了在ASIC上的TDC實現(xiàn)<'[2]>，作者用一種基于環(huán)形延時鏈的方法實現(xiàn)了13位輸出的全數(shù)字TDC，以1.5um的CMOS工藝流片，芯片面積為1.1mm<'2>，分辨率為0.5ns。之后于2003年，WaIltaIlabe報道了一種全數(shù)字化的ADC<'[1]>，該電路的原理是基于文獻(xiàn)[2]所設(shè)計的全數(shù)字TDc，作者以0.8um的cMoS工藝在0.45m

4、m<'2>面積上實現(xiàn)了18位全數(shù)字的ADC。 遺憾的是，文獻(xiàn)[1]的前端ATC實現(xiàn)是利用門電路延時時間與所施加電源電壓有線性關(guān)系這一原理，無法在PLD芯片中實現(xiàn)。另外，眾所周知，ASIC設(shè)計難度大、費(fèi)用高，流片風(fēng)險大，且設(shè)計重用與工藝條件有關(guān)。而基于PU)的設(shè)計可以有效地縮短研制周期，提高設(shè)計的靈活性和可靠性，降低設(shè)計成本且無流片風(fēng)險<'[15,16]>。隨著全數(shù)字TDC的研究，使基于PLD的高分辨率TDC設(shè)計成為可能。

5、 本文介紹了基于PLD器件的TDC實現(xiàn)，成功地將Wantanabe的方法移植到PLD中，解決了移植中的一系列問題，給出了在MAX7000S<[17]>系列CPLD芯片EPM7128SLC84-15上的實現(xiàn)和硬件測試結(jié)果，實驗結(jié)果表明，此方法的分辨率平均可達(dá)4.26ns，離散性在+0.23ns和-0.12ns之間，最人非線性小于±1/10LSB。 為了解決本方法在FPGA和CPLD芯片上的通用性，本文又提出一種改進(jìn)型的基于FPGA

6、芯片的TDC電路設(shè)計方法。電路以QuartuslI Web Edition4.2<'[33]>為軟件平臺在Cyclone系列<'[19]>芯片上實現(xiàn)。第四章中給出了詳細(xì)的設(shè)計方法、測量數(shù)據(jù)及圖表。 將本文描述的TDC方法結(jié)合可集成到PLD中的ATC，就可以組成完整的數(shù)字化ADC。文獻(xiàn)[37]描述了基于單穩(wěn)態(tài)電路的ADC實現(xiàn)方法。TDC部分將成為該實現(xiàn)方法中影響轉(zhuǎn)換精度的一個重要部分。 本文設(shè)計均以硬件描述語言實現(xiàn)，為全數(shù)