基于VHDL的定時器芯片設(shè)計及其在滴灌系統(tǒng)中的應(yīng)用研究.pdf

1、硬件描述語言VHDL是一種對數(shù)字電路和系統(tǒng)進(jìn)行描述、建模、綜合的工業(yè)國際標(biāo)準(zhǔn)，它用簡潔明確的程序來描述復(fù)雜的邏輯功能。它支持自底向上的設(shè)計，也支持自頂向下的設(shè)計；支持模塊化設(shè)計，也支持層次化設(shè)計。因其具有強(qiáng)大的系統(tǒng)硬件描述能力、規(guī)范的語法等特點(diǎn)，VHDL獲得了各家EDA工具和集成電路廠商的普遍認(rèn)同和共同推廣。因此必須采用一種新的硬件電路設(shè)計方法來替代傳統(tǒng)的硬件電路設(shè)計方法，以滿足大規(guī)模集成電路設(shè)計的要求。 本文針對VHDL在滴灌

2、控制器的定時器芯片的設(shè)計展開研究。主要進(jìn)行了以下幾個方面的工作： 一、根據(jù)國內(nèi)外公開發(fā)表的文章、資料，較為詳實(shí)地對集成電路(包括定時器)的設(shè)計現(xiàn)狀和滴灌技術(shù)的研究現(xiàn)狀進(jìn)行了歸納、概括和評述。考慮到滴灌系統(tǒng)的特點(diǎn)和要求，提出了基于VHDL的定時器芯片設(shè)計及其滴灌控制系統(tǒng)實(shí)現(xiàn)的設(shè)想。 二、對定時器的性能指標(biāo)和邏輯功能作了較深入研究，對滴灌系統(tǒng)的性能指標(biāo)也進(jìn)行了研究。采用自上而下和層次化的設(shè)計方法，劃分了定時器芯片CPLD/F

3、PGA的邏輯功能。編寫了相應(yīng)的應(yīng)用程序。定時器芯片的軟件設(shè)計采用VHDL語言編寫程序，并對定時器的邏輯功能在MUX-PLUSⅡ上進(jìn)行仿真，仿真結(jié)果表明定時器能完成設(shè)計的復(fù)位、測試、定時和倒計時功能。將其下載到可編程邏輯器件CPLD/FPGA上進(jìn)行實(shí)驗(yàn)驗(yàn)證和測試，驗(yàn)證結(jié)果說明該定時器達(dá)到了預(yù)期的邏輯功能要求，具備了足夠的定時精度。 三、設(shè)計了滴灌控制器定時器以外的控制電路，進(jìn)行了單片機(jī)的應(yīng)用設(shè)計以及與溫、濕度等傳感器的接口設(shè)計，對