卷積碼編碼器及Viterbi譯碼器的設(shè)計.pdf

1、信道是通信系統(tǒng)的重要組成部分，其特性對于通信系統(tǒng)的性能有很大影響。由于實際信道存在噪聲和干擾的影響，使得經(jīng)信道傳輸后所接收的碼元與發(fā)送碼元之間存在差異，一般稱這種差異為差錯。為了提高通信質(zhì)量，保證通信的正確性和可靠性，在信號進(jìn)入信道傳輸之前要進(jìn)行信道編碼，采用差錯控制的方法來糾正這種差錯。本文的目的就是討論如何通過差錯控制的方法來改善數(shù)字通信系統(tǒng)的傳輸質(zhì)量，重點研究了一種信道編解碼的算法和邏輯電路的實現(xiàn)方法，并利用FPGA進(jìn)行硬件上的驗

2、證。 所謂糾錯碼技術(shù)，是一種通過增加冗余信息來提高信息傳輸可靠性的有效方法。其中，卷積碼是一種應(yīng)用非常廣泛的糾錯碼，因此，其對應(yīng)的最佳譯碼方式Viterbi譯碼也一直是一個研究比較多的領(lǐng)域。 在本課題中，分別對編碼方式和解碼方式進(jìn)行了研究，其中重點和難點在于Viterbi解碼算法的研究以及其邏輯實現(xiàn)。在邏輯設(shè)計中，使用了自頂向下的設(shè)計方法，正確實現(xiàn)了編碼和解碼的功能。 首先，本論文介紹相關(guān)的數(shù)字通信背景；接著，提

3、出糾錯碼的設(shè)計方案，介紹了(2,1,8)卷積碼的編碼算法以及相應(yīng)的Viterbi譯碼算法，對傳統(tǒng)的Viterbi譯碼算法的邏輯電路進(jìn)行了討論，完成了一個改進(jìn)的譯碼器邏輯設(shè)計方案，介紹了FPGA設(shè)計的基本準(zhǔn)則，并給出了時序仿真的比較結(jié)果；其次，介紹了系統(tǒng)各硬件模塊的設(shè)計方案，并完成了硬件電路設(shè)計；最后，完成了基于FPGA的硬件平臺上的系統(tǒng)測試。 通過對卷積碼編碼和Viterbi解碼算法的充分理解，本人使用Verilog HDL對算