基于FPGA的雙核優(yōu)卡的I-O通道設(shè)計與接入機制研究.pdf

1、本文對基于FPGA的雙核優(yōu)卡的I/O通道設(shè)計與接入機制進(jìn)行了闡述。雙核優(yōu)卡是一種具有新型安全體系結(jié)構(gòu)的智能卡，能夠存儲多個COS及其應(yīng)用。它采用完全隔離的思想實現(xiàn)COS間的存儲安全和訪問安全。I/O通道是雙核優(yōu)卡與終端進(jìn)行串行數(shù)據(jù)傳輸?shù)那馈Ｋ臄?shù)據(jù)傳輸功能根據(jù)模塊分層理論可以分成物理層、數(shù)據(jù)鏈路層和應(yīng)用層。物理層和數(shù)據(jù)鏈路層的功能由串行通信接口實現(xiàn)，8051微控制器核實現(xiàn)應(yīng)用層協(xié)議處理。串行通信接口使用內(nèi)部時鐘源，并使用兩個I/O口，

2、它由波特率發(fā)生器、發(fā)送模塊、接收模塊和FIFO模塊構(gòu)成。波特率發(fā)生器可以產(chǎn)生16倍波特率時鐘以供接收模塊對接收的數(shù)據(jù)進(jìn)行抽樣判決。發(fā)送模塊在內(nèi)部有限狀態(tài)機的控制下將并行數(shù)據(jù)串行發(fā)出，并在發(fā)送數(shù)據(jù)的兩端添加起始位、校驗位和停止位。接收模塊在內(nèi)部有限狀態(tài)機的控制下能夠從串行輸入的比特流中檢測到一個字符幀的開始和結(jié)束，并提取8bits數(shù)據(jù)以并行方式輸出。串行通信接口在數(shù)據(jù)傳輸完成后，會向微控制器核發(fā)出中斷請求。FIFO模塊降低了中斷請求的頻率