片上網(wǎng)絡微電路及拓撲結構研究.pdf

1、隨著單芯片面積和晶體管資源的指數(shù)增長，片上系統(tǒng)（SoC）變得越來越復雜。傳統(tǒng)的片上總線（SoCbus）和點對點的IP核互連方式（point-to-pointinterconnection）很難適應現(xiàn)代片上系統(tǒng)的設計要求。這時，片上網(wǎng)絡（NetworkOnClup）做為一種新的解決途徑被提出來了，片上網(wǎng)絡的可升級性（scalable）和易擴展性很好的滿足了新設計的要求。 本文針對片上網(wǎng)絡的發(fā)展現(xiàn)狀，探討如何設計一個具有較好性能的片

2、上網(wǎng)絡拓撲結構，首先簡單回顧了片上網(wǎng)絡的各種拓撲結構、交換機制，路由策略等片上網(wǎng)絡基礎知識，由于2D-Mesh結構簡單，易于實現(xiàn)等固有的優(yōu)點，本文采用它作為基本的拓撲結構，同時為了避免這種結構網(wǎng)絡直徑和平均距離，功耗較大等缺點，本文采用小世界網(wǎng)絡（smallworld）相關理論，對所設計的2D-mesh片上網(wǎng)絡插入若干長鏈路來對所提出的網(wǎng)絡架構進行性能的優(yōu)化，所以論文首先在第三章詳細介紹長鏈路插入算法和路由算法。 論文接著在長鏈

3、路的基礎上，從軟件角度提出了層次式片上網(wǎng)絡架構，描述了片上網(wǎng)絡的三層體系結構，分析了亞微米技術下的物理層設計，介紹了延時不敏感的異步式鏈路控制，最后，在采用虛擬通道的基礎上，提出了預留虛擬通道機制來進一步保證通信服務質量（QoS）。 論文還從硬件邏輯電路角度詳細討論了基于長鏈路的片上網(wǎng)絡設計，分析了同步式邏輯電路的缺陷和不足，提出一個延時不敏感（delay-insensitive/DI）的異步式片上網(wǎng)絡架構來滿足復雜單芯片系統(tǒng)I

4、P核間互連的要求，這個系統(tǒng)采用全局異步，局部同步（globally-asynchronousandlocally-synchronous/GALS）的設計思想，硬IP核采用局部時鐘的同步電路，不同的IP核速度和時鐘頻率可以互不相同。而大量的硬IP核使用DI異步式網(wǎng)絡進行互連，保證通訊的可靠性和高效性。 為了評估傳統(tǒng)2D-mesh片上網(wǎng)絡與基于小世界模型的片上網(wǎng)絡的性能，專門設計了兩個模擬器：基于C++和基于FPGA的模擬器，通過