CMOS電荷泵鎖相環(huán)的設(shè)計及相位噪聲的研究.pdf_第1頁
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文檔簡介

1、隨著集成電路技術(shù)的發(fā)展，鎖相環(huán)(Phase Locked Loop，PLL)電路得到了越來越多的關(guān)注，目前在超大規(guī)模集成電路(VLSI)及片上系統(tǒng)(System onChip，SoC)中扮演著不可或缺的角色。其中，電荷泵鎖相環(huán)(Charge-Pump PLL)因其具有鎖定相差小和捕獲范圍大等優(yōu)點而成為當(dāng)前鎖相環(huán)設(shè)計的主流。 本文基于標(biāo)準(zhǔn)CMOS工藝自頂向下地設(shè)計了一種電荷泵鎖相環(huán)。首先，基于電荷泵鎖相環(huán)的基本原理及VHDL-AM

2、S語言的特點，進行環(huán)路系統(tǒng)的VHDL-AMS行為級建模；然后，在行為級模型和應(yīng)用系統(tǒng)需求指標(biāo)的指導(dǎo)下，完成鑒頻鑒相器、電荷泵、環(huán)路濾波器、壓控振蕩器、分頻器以及時鐘分配電路的晶體管級設(shè)計，并對鎖相環(huán)的相位噪聲和時鐘抖動進行了重點分析，在建立其模型的基礎(chǔ)上進行了仿真驗證。最后，完成電路的版圖設(shè)計，實現(xiàn)流片。 內(nèi)嵌本文所設(shè)計電荷泵鎖相環(huán)的D/A轉(zhuǎn)換器電路使用CMOS0.35um 2P3M工藝完成了MPW項目流片，并進行了初步測試。實

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