多抽頭TDI可見光CCD成像系統(tǒng)的設(shè)計(jì)與研究.pdf

1、成像，是電荷耦合器件（CCD）這種固體傳感器的一個(gè)重要應(yīng)用。TDI CCD(Time Delay-integration)器件是一種工作在延遲積分模式下的特殊線陣電荷耦合器件。本課題研究的內(nèi)容，就是以國產(chǎn)的PtSi（鉑硅）高分辨率可見光多抽頭409696′TDI CCD為核心器件，組建可見光數(shù)字靜態(tài)成像系統(tǒng)。
　　以往CCD成像系統(tǒng)大多數(shù)采用以DSP（數(shù)字處理器）+FPGA（現(xiàn)場(chǎng)可編程門陣列）為架構(gòu)構(gòu)建數(shù)字靜態(tài)成像系統(tǒng)。這種系統(tǒng)雖

2、然因?yàn)镈SP的數(shù)據(jù)處理能力強(qiáng)大而運(yùn)算速度快，但是，由于是基于總線分時(shí)復(fù)用，所以，DSP和FPGA之間就需要頻繁轉(zhuǎn)換對(duì)系統(tǒng)的控制權(quán)，從而必然會(huì)降低整個(gè)系統(tǒng)的數(shù)據(jù)傳輸效率,增加系統(tǒng)時(shí)鐘控制邏輯的復(fù)雜度,給系統(tǒng)的設(shè)計(jì)和應(yīng)用帶來諸多不便。
　　本課題則采用了與以往不同的、以嵌入式NIOS II+FPGA構(gòu)架為基礎(chǔ)的成像系統(tǒng)方案。NIOS II處理器工作頻率達(dá)百兆級(jí),從而使得大部分指令可以在1個(gè)時(shí)鐘周期內(nèi)完成，獲得超過250DMIPS(25

3、0′100 Million Instructions per second)的性能；另外，它還擁有靈活的可編程能力。FPGA則不僅擁有能讓嵌入式系統(tǒng)的設(shè)備和應(yīng)用實(shí)現(xiàn)最完美匹配的靈活性，并能以每通道較低的成本達(dá)到最高的數(shù)據(jù)吞吐量。所以，課題所設(shè)計(jì)的工作架構(gòu)，可以大大簡(jiǎn)化系統(tǒng)設(shè)計(jì)的復(fù)雜性,降低系統(tǒng)的開發(fā)成本,增強(qiáng)系統(tǒng)運(yùn)行的可靠性。
　　本課題在深入研究409696′ TDI CCD器件的結(jié)構(gòu)及其原理的基礎(chǔ)上，設(shè)計(jì)了符合要求的成像物鏡光

4、學(xué)系統(tǒng)的性能參數(shù)，以復(fù)雜可編程邏輯器件（CPLD）為核心，設(shè)計(jì)制作了TDI CCD的驅(qū)動(dòng)電路，并采取了相關(guān)雙采樣技術(shù)進(jìn)行輸出信號(hào)的降噪處理，同時(shí)，完成了12bitA/D轉(zhuǎn)換處理。為實(shí)現(xiàn)完整數(shù)字圖像的輸出，設(shè)計(jì)并實(shí)現(xiàn)了多路數(shù)字信號(hào)的合成，且滿足了系統(tǒng)輸出數(shù)據(jù)速率20 MHz的要求。最后，針對(duì)409696′ TDI CCD器件對(duì)均勻入射光的非均勻響應(yīng)問題，提出了適合實(shí)驗(yàn)室條件的兩點(diǎn)校正算法。分析了兩點(diǎn)校正的原理，并采用NIOS II軟核為處