全定制VLSI芯片的時序驗證研究.pdf

1、論文對一個用于通信和網(wǎng)絡(luò)的通用通信處理器的時序驗證進(jìn)行了研究。該芯片集成了高性能的PowerPCTM精簡指令集微處理器、通用系統(tǒng)集成單元和多個外圍通信控制器。該芯片采用0.18微米CMOS工藝全定制設(shè)計，含有500萬個晶體管，結(jié)構(gòu)復(fù)雜，時序驗證需要考慮眾多因素。通用的VLSI驗證方法無法滿足這樣復(fù)雜的全定制芯片的時序驗證要求，本文就對此類芯片的時序驗證方法展開研究。 論文首先對深亞微米下超大規(guī)模集成電路的時序驗證方法進(jìn)行了研究，

2、對其基本特點、常見方法進(jìn)行了對比分析。在此基礎(chǔ)上結(jié)合此類芯片的特征，選定應(yīng)用靜態(tài)時序分析的方法對其進(jìn)行時序驗證。進(jìn)而對芯片的時序分析方法進(jìn)行了設(shè)計，其中包括復(fù)雜模塊的時序驗證及整芯片的時序驗證方法。針對單元時序模型庫的建立方法，對整個芯片中的所有電路單元進(jìn)行分類，使整個芯片的時序驗證工作得以團(tuán)隊合作的方式同時進(jìn)行，共同編寫了芯片中的10000多種單元的時序測量模板。自主開發(fā)了自動處理模型測量結(jié)果數(shù)據(jù)的Library Maker工具，應(yīng)用