基于自主嵌入式處理器的半自定制物理設(shè)計方法研究.pdf

1、隨著集成工藝的不斷發(fā)展，集成電路設(shè)計進入了以納米為代表的SOC(System On Chip)時代。龐大的電路設(shè)計規(guī)模以及深亞微米條件下各種全新的工藝設(shè)計問題，都為集成電路的物理設(shè)計提出了新的挑戰(zhàn)。如何改進物理設(shè)計的方法與流程，對于保證和提升芯片性能，縮短產(chǎn)品的開發(fā)周期都有著重要的產(chǎn)業(yè)意義和商業(yè)價值。
　　 本文基于具有自主知識產(chǎn)權(quán)的CK系列嵌入式CPU，提出了一種全新的半定制物理設(shè)計方法及流程。該流程將可重構(gòu)的設(shè)計思想貫穿始終

2、，通過引入一種新型的具有版圖可重構(gòu)特性的標準單元結(jié)構(gòu)，將電路晶體管級的優(yōu)化與調(diào)整融入整個芯片的物理設(shè)計流程中。方法創(chuàng)新的將一種基于圖論的電路拓撲分解算法引入對電路網(wǎng)表的簡化過程中，分離出可實施調(diào)整的目標電路。并在對目標電路進行晶體管調(diào)整的過程中，將連線延時及竄擾延時的變化考慮在內(nèi)，從而獲得連線延時與單元延時之間的平衡優(yōu)化解決方案。相比傳統(tǒng)方法，該方法在實現(xiàn)對電路性能優(yōu)化的同時，極大的降低了對芯片實施晶體管級調(diào)整的難度與復雜度，并保證了設(shè)

3、計流程的收斂與迭代次數(shù)。
　　 另一方面，本文提出了一種新型的可重構(gòu)的延時可控網(wǎng)絡(luò)驅(qū)動器結(jié)構(gòu)(DCCB)，并提出了基于這一結(jié)構(gòu)對時鐘樹網(wǎng)絡(luò)進行調(diào)整優(yōu)化的算法。該算法通過DCCB將有益時鐘偏差有效的引入電路，直接針對電路版圖進行時鐘樹調(diào)整，實現(xiàn)時鐘周期的優(yōu)化．試驗數(shù)據(jù)表明，此方法對時鐘周期的優(yōu)化相比傳統(tǒng)方法高出10％—17％。
　　 最后，本文對CPU中的一類重要的數(shù)據(jù)存儲單元SRAM的自定制設(shè)計進行了初步的研究，詳細討論