基于PLL的連續(xù)速率時鐘數(shù)據(jù)恢復(fù)電路的研究與設(shè)計.pdf

1、串行通信技術(shù)是目前數(shù)據(jù)通信采用的主要方式，時鐘數(shù)據(jù)恢復(fù)（CDR）電路是其中的數(shù)據(jù)接收器的關(guān)鍵組成部分，其性能決定了接收器的總體性能。目前C DR技術(shù)的一個重要發(fā)展趨勢是朝著適應(yīng)有多速率或?qū)挿秶B續(xù)速率要求的場合發(fā)展，因此本文著重研究了基于鎖相環(huán)（PLL）的連續(xù)速率 CDR的設(shè)計，詳細(xì)討論了各種相關(guān)模塊，如鑒頻鑒相器（PFD）、多頻帶環(huán)形壓控振蕩器（VCO）、電荷泵（CP）等。
　　采用 SMIC0.18μm CMOS工藝，設(shè)計了一

2、種622～3125Mbps全速率CDR電路。其中的CDR電路主要由全速率PFD、多頻帶環(huán)形VCO、CP等模塊組成。其中，全速率PF D鑒頻鑒相功能良好，且結(jié)構(gòu)簡單，功耗和面積較低。多頻帶環(huán)形VC O解決了高振蕩頻率和低增益之間的矛盾問題。采用自舉基準(zhǔn)和運放的CP減小了各種非理想因素的影響。仿真結(jié)果表明，電路工作正常，該CDR電路能恢復(fù)622～3125 Mbps之間的偽隨機數(shù)據(jù)。版圖尺寸700μm×421μm，在1.8 V電源電壓下，輸入

3、偽隨機速率3125Mbp s時，功耗為100.8 mW，恢復(fù)出的數(shù)據(jù)和時鐘的抖動峰峰值分別為5.38 ps和4.81 ps。
　　采用 SMIC0.18μm CMOS工藝，設(shè)計了一種622～3125Mbps半速率CDR電路。該CDR電路主要由半速率 PFD、多頻帶環(huán)形 VCO、CP、并行判決電路等模塊組成。其中，半速率PFD主要由四個雙邊沿觸發(fā)器組成，結(jié)構(gòu)簡單，功耗和面積相應(yīng)降低。CP采用增益自舉共源共柵放大器和互補開關(guān)電路結(jié)構(gòu)，