數(shù)字電路測(cè)試中擴(kuò)展相容性多掃描樹(shù)設(shè)計(jì).pdf

1、隨著超大規(guī)模集成(VLSI)技術(shù)的迅猛發(fā)展,芯片中晶體管的密度呈指數(shù)增長(zhǎng),集成電路的測(cè)試日益成為熱點(diǎn)和挑戰(zhàn)。全掃描測(cè)試設(shè)計(jì)是VLSI電路和系統(tǒng)芯片(SoC)核中最重要的可測(cè)性設(shè)計(jì)(DFT)方法之一。在這種DFT方法中,所有的觸發(fā)器被修改成掃描觸發(fā)器,并將這些掃描單元組織成單個(gè)或多個(gè)掃描鏈。測(cè)試應(yīng)用時(shí)間與最長(zhǎng)的掃描鏈的長(zhǎng)度成正比。全掃描測(cè)試技術(shù)將時(shí)序電路的測(cè)試產(chǎn)生問(wèn)題轉(zhuǎn)化為組合電路的測(cè)試產(chǎn)生問(wèn)題,降低了測(cè)試生成的復(fù)雜度,并提高了故障覆蓋率

2、。盡管全掃描測(cè)試可以徹底地降低測(cè)試生成的復(fù)雜性,但測(cè)試應(yīng)用時(shí)間太長(zhǎng),增加了使用自動(dòng)測(cè)試設(shè)備(ATE)的費(fèi)用。
　　 擴(kuò)展相容性掃描樹(shù)技術(shù)通過(guò)添加邏輯非和異或函數(shù)擴(kuò)展掃描單元的相容性,并對(duì)相容掃描單元掃描移入相同的測(cè)試向量值,顯著地減少了測(cè)試應(yīng)用時(shí)間,測(cè)試激勵(lì)數(shù)據(jù)量以及測(cè)試功耗,但考慮到實(shí)際被測(cè)電路中往往有多個(gè)掃描輸入。通過(guò)由N個(gè)掃描輸入被測(cè)電路,其測(cè)試應(yīng)用時(shí)間可以減少N倍。
　　 本文提出了一種新的掃描樹(shù)結(jié)構(gòu)來(lái)降低測(cè)試應(yīng)