Viterbi算法的ESL設(shè)計(jì)與實(shí)現(xiàn).pdf

1、隨著當(dāng)前集成電路系統(tǒng)容量的不斷增加，傳統(tǒng)RTL（RegisterTransfer Level）設(shè)計(jì)方法已經(jīng)逐漸難以滿足設(shè)計(jì)需求，以高層次綜合為重要基礎(chǔ)的ESL（Electronic System Level）設(shè)計(jì)方法提高了設(shè)計(jì)的抽象層次和設(shè)計(jì)效率，開始逐漸被業(yè)界采用。ESL設(shè)計(jì)方法使得設(shè)計(jì)者可以在更高抽象層次進(jìn)行集成電路的設(shè)計(jì)、驗(yàn)證和綜合實(shí)現(xiàn)。
　　 本文首先介紹了基于高層次綜合的ESL設(shè)計(jì)方法和流程，包括TLM（Transac

2、tion.Level Modeling）系統(tǒng)建模方法，高層次綜合技術(shù)等，并著重介紹了基于高層次綜合的硬件開發(fā)流程。其后介紹了無線通信領(lǐng)域中卷積碼譯碼Viterbi算法的概念、原理和表示方法，并分析算法復(fù)雜度和性能需求。
　　 在此基礎(chǔ)上，本文應(yīng)用ESL設(shè)計(jì)方法設(shè)計(jì)和實(shí)現(xiàn)了一款3位軟判決（2，1,7）Viterbi譯碼器。采用SystemC語言描述設(shè)計(jì)了Viterbi算法ESL級(jí)模型，經(jīng)過ESL級(jí)仿真驗(yàn)證后，面向高層次綜合對(duì)算法做