高吞吐率XTS-AES加密算法的硬件實(shí)現(xiàn).pdf

1、近年來(lái)，隨著個(gè)人電腦的日益普及，磁盤(pán)和磁帶驅(qū)動(dòng)器上個(gè)人敏感數(shù)據(jù)的安全成為一個(gè)越來(lái)越嚴(yán)重的問(wèn)題。針對(duì)這個(gè)問(wèn)題，IEEE 1619安全存儲(chǔ)委員會(huì)（SISWG）于2008年4月正式公布了XTS-AES算法標(biāo)準(zhǔn)，該算法標(biāo)準(zhǔn)是針對(duì)高性能RAID應(yīng)用，固態(tài)硬盤(pán)驅(qū)動(dòng)器和光纖通道的一種新的加密模式，以解決塊導(dǎo)向存儲(chǔ)設(shè)備上的數(shù)據(jù)加密問(wèn)題。
　　 本文首先深入分析了XTS-AES的算法描述和應(yīng)用環(huán)境，并比較了一些IP公司生產(chǎn)的XTS-AES加密模塊

2、在面積、性能上的優(yōu)劣，進(jìn)而在重點(diǎn)提高吞吐率的前提下采用全流水設(shè)計(jì)和優(yōu)化算法的模乘模塊實(shí)現(xiàn)了XTS-AES的硬件加密電路。在XTS-AES加密算法的硬件電路設(shè)計(jì)中，通過(guò)展開(kāi)數(shù)據(jù)通路的方式，提高了吞吐率；同時(shí)還通過(guò)采用內(nèi)部流水線(xiàn)結(jié)構(gòu)優(yōu)化關(guān)鍵路徑的方式，提高了電路的時(shí)鐘頻率和整體工作性能。本文采用自頂向下（TOP-DOWN）的設(shè)計(jì)方法，用Verilog HDL完成了XTS-AES硬件電路的RTL（Register Transfer Level