基于內(nèi)存反射技術(shù)的實(shí)時(shí)網(wǎng)絡(luò)接口卡研制.pdf

1、在計(jì)算機(jī)實(shí)時(shí)系統(tǒng)中，為了保證整個(gè)系統(tǒng)的實(shí)時(shí)性，要求系統(tǒng)中網(wǎng)絡(luò)傳輸具有實(shí)時(shí)特性。傳統(tǒng)的網(wǎng)絡(luò)技術(shù)，如以太網(wǎng)、FDDI等在實(shí)時(shí)應(yīng)用中存在幾方面的缺點(diǎn),不利于系統(tǒng)整體性能的提高。反射內(nèi)存網(wǎng)是一種高速、實(shí)時(shí)、確定性的網(wǎng)絡(luò)，因此，研制基于內(nèi)存反射技術(shù)的實(shí)時(shí)網(wǎng)絡(luò)接口卡，組建反射內(nèi)存網(wǎng)，有重要的應(yīng)用價(jià)值。
　　本文在詳細(xì)研究了反射內(nèi)存網(wǎng)工作原理的基礎(chǔ)上，采用SDRAM作為反射內(nèi)存卡的反射內(nèi)存，設(shè)計(jì)了反射內(nèi)存卡。在FPGA內(nèi)部設(shè)計(jì)了反射內(nèi)存卡控制和

2、狀態(tài)寄存器組，設(shè)計(jì)了PCI接口控制邏輯，設(shè)計(jì)了SDRAM控制邏輯，數(shù)據(jù)存取控制邏輯，多個(gè)用于數(shù)據(jù)緩存的FIFO及其控制邏輯，提高了數(shù)據(jù)傳輸吞吐率，避免了內(nèi)存讀寫(xiě)沖突。
　　采用高速SerDes及光纖收發(fā)器設(shè)計(jì)了光傳輸模塊，串行傳輸速率達(dá)1.0625Gb/s，并在FPGA內(nèi)部設(shè)計(jì)了8B/10B數(shù)據(jù)編碼器和解碼器、實(shí)現(xiàn)了對(duì)SerDes時(shí)序的控制和數(shù)據(jù)奇偶校驗(yàn)邏輯。定義了四種類(lèi)型的網(wǎng)絡(luò)中斷和與其相對(duì)應(yīng)的四組中斷FIFO，設(shè)計(jì)了中斷數(shù)據(jù)和