DBF基帶數(shù)據(jù)模擬器的設(shè)計與研制.pdf

1、在研制數(shù)字陣列雷達的數(shù)字波束形成(DBF)處理器的過程中，需要在不同目標和干擾的環(huán)境下檢驗DBF處理器的性能。由于實驗條件的限制，加上受天氣狀況等因素的影響，雷達系統(tǒng)的性能以及指標測試難以在完全真實的環(huán)境中進行。于是研發(fā)用于實時模擬產(chǎn)生DBF接收陣所有陣元的回波基帶信號的模擬器成為必然。由于數(shù)字陣列雷達陣元數(shù)多，目標及其電磁環(huán)境復雜、變化快，因此，對模擬器在帶寬、靈活性和實時性方面也有更高的要求。
　　 本文針對這一背景開展了數(shù)

2、字陣列雷達基帶數(shù)據(jù)模擬器的研究。提出了基于FPGA和光纖傳輸技術(shù)的DBF基帶數(shù)據(jù)模擬器實現(xiàn)方案，該模擬器通過PC機設(shè)置目標和干擾的空間位置和特性，再將PC機計算得到的各個陣元的基帶信號幅相關(guān)系通過USB接口傳送給基帶數(shù)據(jù)模擬器；模擬器通過數(shù)字頻率合成器(DDS)按照脈沖重復周期的節(jié)拍產(chǎn)生各個陣元的基帶數(shù)據(jù)，并將基帶數(shù)據(jù)通過光纖發(fā)送給數(shù)字陣列雷達的DBF處理器。本文完成了基于子母卡結(jié)構(gòu)的DBF基帶數(shù)據(jù)模擬器的硬件設(shè)計，包括FPGA電路、D

3、DRII存儲電路、以太網(wǎng)接口電路、光纖模塊電路、時鐘電路等，采用高速信號完整性設(shè)計的原則完成了電路的印制板圖設(shè)計，完成了電路的硬件安裝和調(diào)試。子母卡結(jié)構(gòu)的電路中，主要電路在母卡上，子卡上是光纖模塊接口，兩者之間通過兩個FMC接口相連。這樣的設(shè)計既可以節(jié)省開發(fā)時間，同時也提高了模擬器的通用性。
　　 在完成硬件設(shè)計制作的基礎(chǔ)上，開展了PC機部分和FPGA部分軟件的設(shè)計、編程和調(diào)試，主要包括基帶數(shù)據(jù)產(chǎn)生模塊程序、光纖模塊的接口程序、