VHDL寄存器傳輸級(jí)可測(cè)性綜合研究.pdf

1、隨著深亞微米集成電路時(shí)代的到來(lái)，芯片的復(fù)雜度變得越來(lái)越高，測(cè)試的重要性越來(lái)越突出。據(jù)統(tǒng)計(jì)，為測(cè)試芯片所花的時(shí)間已經(jīng)和設(shè)計(jì)生產(chǎn)芯片所花時(shí)間相當(dāng)，并即將超出設(shè)計(jì)所需時(shí)間，測(cè)試生成的難度越來(lái)越大，因此我們需要將更多的注意力放在測(cè)試上。 過(guò)去有關(guān)測(cè)試的工作都是放在門(mén)級(jí)以后進(jìn)行的，這樣做有兩大不足，不但需要在設(shè)計(jì)和測(cè)試之間進(jìn)行多次反復(fù)，而且在門(mén)級(jí)進(jìn)行測(cè)試的計(jì)算復(fù)雜度很高。 測(cè)試方法學(xué)的一大發(fā)展趨勢(shì)是逐漸融合到設(shè)計(jì)的各個(gè)層次中去，并

2、和設(shè)計(jì)一樣向高層發(fā)展。將可測(cè)性的改進(jìn)甚至測(cè)試矢量的生成放到整個(gè)設(shè)計(jì)流程的早期已經(jīng)成為了可測(cè)性研究的一大熱點(diǎn)，實(shí)踐證明，這樣不但可以大大增加故障覆蓋率，而且可以減少測(cè)試硬件開(kāi)銷，并且還能減少設(shè)計(jì)反復(fù)。 目前，大量的設(shè)計(jì)是用硬件描述語(yǔ)言在寄存器傳輸級(jí)（RT級(jí)）描述系統(tǒng)在各個(gè)時(shí)鐘周期內(nèi)數(shù)據(jù)流的傳輸行為，然后通過(guò)綜合工具綜合出相應(yīng)的門(mén)級(jí)網(wǎng)表。在這些描述語(yǔ)言中，VHDL已經(jīng)成為一種普遍接受的硬件描述語(yǔ)言，基于VHDL的RT級(jí)綜合也迅速地發(fā)

3、展起來(lái)。然而大多數(shù)綜合工具只對(duì)面積和速度作為綜合約束，而忽略了可測(cè)性因素的影響，越來(lái)越多的研究表明，應(yīng)該將可測(cè)性也作為綜合過(guò)程的一大約束。本文即研究基于VHDL的RT級(jí)可測(cè)性綜合。 掃描方式的可測(cè)性設(shè)計(jì)得到了工業(yè)界的最廣泛應(yīng)用，其中全掃描方式最為常用?；谌珤呙璧臅r(shí)序電路在進(jìn)行測(cè)試矢量生成時(shí)，可以將寄存器看作偽輸入輸出端，整個(gè)電路看作組合電路，用相對(duì)簡(jiǎn)單又成熟的組合電路ATPG工具完成測(cè)試矢量的生成。它不僅能大大提高電路的故障覆

4、蓋率，而且能很好的融入設(shè)計(jì)流程中。本文圍繞全掃描技術(shù)，提出了一個(gè)較為完整的RT級(jí)掃描綜合解決方案。全文大致可分為三大部分，第一部分為時(shí)序存儲(chǔ)單元的識(shí)別和綜合，第二部分為可測(cè)性檢查和改進(jìn)，第三部分為全掃描結(jié)構(gòu)的插入。 第一部分VHDL時(shí)序存儲(chǔ)單元的識(shí)別和綜合是本文所有工作的基礎(chǔ)和關(guān)鍵。通過(guò)對(duì)VHDL代碼時(shí)序特性的靜態(tài)分析，對(duì)電路時(shí)序存儲(chǔ)單元進(jìn)行準(zhǔn)確識(shí)別，只有做到了這一點(diǎn)，才有可能展開(kāi)后面第二、三部分的討論。本文特別對(duì)文獻(xiàn)中很少涉及

5、的變量綜合進(jìn)行詳細(xì)討論，提出了變量映射時(shí)序存儲(chǔ)單元的識(shí)別方案。 第二部分可測(cè)性檢查和改進(jìn)與一般的可測(cè)性分析方法不同，它不是基于對(duì)電路的可控制性和可觀察性的量化分析，而是基于電路結(jié)構(gòu)，通過(guò)檢查和改進(jìn)可測(cè)性不佳的局部電路設(shè)計(jì)，使得整體電路的可測(cè)性得到提升，同時(shí)也為掃描結(jié)構(gòu)的插入做好準(zhǔn)備。 第三部分也是本文的一大重點(diǎn)。首先提出了在RT級(jí)進(jìn)行傳統(tǒng)全掃描結(jié)構(gòu)插入的完整實(shí)現(xiàn)算法；然后，針對(duì)傳統(tǒng)掃描結(jié)構(gòu)的不足，在前人工作的基礎(chǔ)上提出了