自適應多邊類型LDPC碼譯碼算法研究及其FPGA實現(xiàn).pdf

1、低密度奇偶校驗碼(LDPC碼)是迄今距離Shannon限最近的一種高效糾錯碼之一，由于其良好的糾錯性能，已經(jīng)成為信道糾錯編譯碼領域內(nèi)，繼Turbo碼后又一被重點研究的熱點，并成為未來無線移動通信系統(tǒng)中最具競爭力的候選信道編碼方案之一。相對于傳統(tǒng)的LDPC碼，多邊類型LDPC碼，即(Multi-Edge Tyoe LDPCCodes，即多邊類型LDPC碼)，在錯誤地板、糾錯性能、編碼實現(xiàn)復雜度等許多方面都有明顯的優(yōu)勢，特別是在短碼時候優(yōu)勢

2、更加突出。本文主要針對多邊類型LDPC碼譯碼算法進行分析，并著重研究了其譯碼器的實現(xiàn)。
　　 在前期工作的基礎上，本文根據(jù)相關原理完成了對多邊類型LDPC碼的算法仿真，并與碼長相同的LDPC碼進行了對比分析，發(fā)現(xiàn)前者性能有明顯的提升。同時，從硬件實現(xiàn)角度出發(fā)，本文給出了一種多邊類型LDPC碼多碼率實現(xiàn)的間隔刪余算法，并進行了相應的性能分析，發(fā)現(xiàn)在相同性能要求下間隔刪余算法所占用的硬件資源更少。
　　 基于對多邊類型LDP

3、C碼的碼型結構、譯碼算法及譯碼實現(xiàn)的深刻理解，通過對現(xiàn)有譯碼器架構的優(yōu)缺點進行分析，本文針對多邊類型LDPC碼，采用流水線和半并行架構，從因子圖角度入手設計了一種基于RAM的譯碼器的實現(xiàn)架構，在此架構的基礎上，通過編寫RTL代碼、仿真及綜合，在Xilinx FPGA上實現(xiàn)了碼長為1280比特、碼率能在0.5到0.8之間變換的多邊類型LDPC碼譯碼器，并且在系統(tǒng)時鐘為時223 MHz，譯碼數(shù)據(jù)吞吐量能達到10Mbps。同時，該譯碼器是一種