面向高清視頻編碼系統(tǒng)的DDR控制器建模與評(píng)估.pdf

1、在整個(gè)計(jì)算機(jī)系統(tǒng)中，“存儲(chǔ)墻”是系統(tǒng)的主要性能瓶頸之一。存儲(chǔ)控制器是存儲(chǔ)器與處理器之間進(jìn)行數(shù)據(jù)傳遞的關(guān)鍵部件，因此存儲(chǔ)控制器本身的傳輸效率也直接影響著存儲(chǔ)系統(tǒng)整體性能。本文以Synopsys公司開發(fā)的MCTL(Memory Controller)存儲(chǔ)控制器為原型，通過(guò)軟件實(shí)現(xiàn)存儲(chǔ)控制器的核心功能，建立該存儲(chǔ)控制器的高層仿真模型，可以用于芯片設(shè)計(jì)前期的存儲(chǔ)子系統(tǒng)功能驗(yàn)證和性能評(píng)估。
　　本文在深入分析MCTL IP的Verilog源

2、碼基礎(chǔ)上，重點(diǎn)分析研究了MCTL的內(nèi)存管理單元和命令調(diào)度單元的工作機(jī)理。通過(guò)對(duì)開源高層仿真模型DRAMSim2的整體架構(gòu)以及核心工作流程進(jìn)行深入分析，本文選擇以該高層模型作為基礎(chǔ)，按照MCTL IP的多端口優(yōu)先級(jí)以及內(nèi)部命令輪詢的調(diào)度策略對(duì)DRAMSim2進(jìn)行定制設(shè)計(jì)，同時(shí)在DRAMSim2中實(shí)現(xiàn)MCTL的超時(shí)機(jī)制，使得定制后的高層模型可以比較精確地模擬MCTL IP。在此過(guò)程中，本文重點(diǎn)分析實(shí)現(xiàn)了MCTL IP所提出的訪存調(diào)度策略，同

3、時(shí)實(shí)現(xiàn)了存儲(chǔ)控制器的多端口功能，使其能夠滿足對(duì)典型SoC(System on Chip)存儲(chǔ)系統(tǒng)進(jìn)行仿真驗(yàn)證和性能分析。本文通過(guò)與前仿的實(shí)驗(yàn)結(jié)果進(jìn)行對(duì)比分析，對(duì)所定制仿真模型的可靠性和有效性進(jìn)行了分析驗(yàn)證。
　　本文的測(cè)試向量選取Vivante公司的GC400 GPU系列提供的測(cè)試基準(zhǔn)程序，在完成DRAMSim2定制設(shè)計(jì)后，與前仿MCTL真實(shí)仿真環(huán)境對(duì)同樣的測(cè)試程序的訪存過(guò)程進(jìn)行跟蹤分析。對(duì)于四種測(cè)試程序，前仿程序運(yùn)行時(shí)間分別為1

4、290秒、2136秒、9660秒、15900秒，高層模型仿真程序運(yùn)行時(shí)間分別為2秒、4秒、11秒、21秒?？梢钥闯?，兩者仿真速度相差將近1000倍。本文的實(shí)驗(yàn)結(jié)果還表明，在本文所采用的測(cè)試程序下，原生的DRAMSim2模型與前仿結(jié)果相比，bank沖突次數(shù)和平均訪存帶寬誤差均超過(guò)30％，平均訪存延遲誤差高于25％。而定制后的高層模型在同樣測(cè)試程序下與前仿結(jié)果相比，bank沖突次數(shù)的平均誤差不超過(guò)10％，平均訪存帶寬和平均訪存延遲誤差均低于