基于Local ROBDD和面積延遲優(yōu)化的技術(shù)映射算法.pdf

1、FPGA的EDA支持軟件主要包含邏輯綜合、技術(shù)映射、布局、布線、仿真等幾個(gè)部分,技術(shù)映射是其中最重要的步驟之一,直接影響著最終電路的成本和性能。
　　技術(shù)映射分為兩個(gè)部分:邏輯優(yōu)化和結(jié)構(gòu)優(yōu)化。邏輯優(yōu)化的任務(wù)是高效的分解電路,使其滿足每個(gè)節(jié)點(diǎn)的輸入個(gè)數(shù)都小于等于K-LUT對輸入個(gè)數(shù)K的要求。而下一步的結(jié)構(gòu)優(yōu)化是在邏輯優(yōu)化的基礎(chǔ)上對電路進(jìn)行結(jié)構(gòu)上的優(yōu)化,即優(yōu)化電路的延遲和面積。目前,現(xiàn)有的邏輯優(yōu)化算法效率仍然有提高的空間,現(xiàn)有結(jié)構(gòu)優(yōu)化

2、算法主要是以延遲或者面積為單一目標(biāo),如何在延遲和面積之間尋求平衡點(diǎn)成為主要的問題。
　　針對邏輯優(yōu)化部分,本文實(shí)現(xiàn)的基于最小化局部ROBDD的邏輯優(yōu)化算法采用了目前最有效的電路表達(dá)形式之一ROBDD,該算法提出了最小化Local ROBDD的思想并利用ROBDD的域操作,不僅達(dá)到了高效分解電路的目的,而且為下一步的結(jié)構(gòu)優(yōu)化提供了更大的靈活性。結(jié)構(gòu)優(yōu)化部分,本文對經(jīng)典延遲優(yōu)化算法FlowMap進(jìn)行了改進(jìn),提出并實(shí)現(xiàn)了對關(guān)鍵路徑上節(jié)點(diǎn)