一種門級功耗的估算方法及優(yōu)化策略研究.pdf

1、隨著SOC的復(fù)雜性，包括尺寸，頻率，集成度，工藝水平(65nm，22nm)的大幅度的提升，集成電路產(chǎn)業(yè)進(jìn)入了深亞微米和納米工藝時代，工藝的進(jìn)步對設(shè)計的方法學(xué)提出新的挑戰(zhàn)。過去VLSI設(shè)計人員主要關(guān)心的是面積和速度，而現(xiàn)在，由于現(xiàn)代通信類和消費類產(chǎn)品需求的迅速增長，特別是無線設(shè)備和便攜式產(chǎn)品的大量出現(xiàn)都對集成電路的高性能，小體積特別是低功耗提出了更高的要求。功耗問題已經(jīng)與速度面積一起成了VLSI設(shè)計者關(guān)心的中心問題。功耗分析和優(yōu)化是VLS

2、I低功耗設(shè)計問題的兩大主要部分。其中功耗分析問題關(guān)心的是設(shè)計過程中的不同階段均可以對功耗進(jìn)行準(zhǔn)確的估計，確保設(shè)計不違反設(shè)計功耗的要求，以及如果設(shè)計功耗不達(dá)標(biāo)以便在設(shè)計早期就可以提出優(yōu)化的辦法。當(dāng)前，已有不少關(guān)于功耗估算的方法和EDA工具，本文主要研究不同的功耗分析方法以及不同的階段的功耗估算方法，最大功耗和平均功耗估計方法和門控時鐘在低功耗設(shè)計中的應(yīng)用。
　　 本文的主要內(nèi)容：
　　 首先，介紹了在CMOS數(shù)字電路中，主

3、要的功耗消耗的兩個來源：第一個稱作靜態(tài)功耗，第二個稱作動態(tài)功耗。導(dǎo)出它們各自的計算公式，并提出一些有效的降低功耗的方法。
　　 接著，探討了芯片在系統(tǒng)中的功耗，這個是我們最為關(guān)心的問題。
　　 其次，是對在電路設(shè)計過程中各個不同的階段的功耗估算方法的論述，以及這種估算的意義。這種估算往往是在精確性與效率之間的取舍，根據(jù)不同的階段具體情況，可以靈活的選用不同的估算方法。一個好的估算方法或流程對于設(shè)計一個低功耗芯片的效率非常

4、重要。
　　 第三部分，主要研究了一種使用RTL級功耗仿真文件估算門級網(wǎng)表功耗的方法和流程，這種方法對于提高芯片設(shè)計的效率非常有效，并且探討了其中遇到的問題與挑戰(zhàn)。在這里我們詳細(xì)的介紹了從一個設(shè)計的低層模塊到它的頂層模塊的功耗估算流程。
　　 第四部分，提到了當(dāng)門級功耗不能達(dá)到設(shè)計的要求時，可以采取的一些方法去優(yōu)化電路的功耗。功耗優(yōu)化主要包括兩部分，一個是動態(tài)功耗優(yōu)化，一個是靜態(tài)功耗優(yōu)化。使用synopsys公司的工具優(yōu)