基于片上標(biāo)準(zhǔn)總線接口的SDRAM控制器設(shè)計與驗證.pdf

1、近年來，隨著IC（Integrated Circuit）產(chǎn)業(yè)的高速發(fā)展，在數(shù)字化系統(tǒng)中，處理器的性能不斷提高，因此對存儲器的數(shù)據(jù)通道帶寬和存儲器的容量也提出了更高的要求，存儲器的性能對整個系統(tǒng)性能的影響越來越大。SDRAM（Synchronous Dynamic Random-Access Memory）被稱為同步動態(tài)隨機存儲器，作為存儲器的重要組成部分， SDRAM以其容量大、成本低，傳輸速度較快等優(yōu)點，在包括計算機產(chǎn)品在內(nèi)的各類電子

2、產(chǎn)品中廣泛應(yīng)用。
　　本文研究的SDRAM控制器是 SDRAM存儲芯片的控制單元，將從處理器發(fā)來的數(shù)據(jù)和指令進行處理，轉(zhuǎn)換成對存儲芯片的讀寫操作。本文所設(shè)計的SDRAM控制器劃分為PLB從設(shè)備接口模塊、DCR接口模塊、跨時鐘域轉(zhuǎn)換模塊和SDRAM控制模塊；其中又將SDRAM控制模塊分為寄存器模塊、總線仲裁模塊、地址控制模塊、自動刷新模塊、數(shù)據(jù)控制模塊、狀態(tài)機模塊和頁面控制模塊七個子模塊。使用Verilog硬件描述語言實現(xiàn)各個模塊的

3、邏輯功能。針對本文所設(shè)計的模塊，搭建驗證平臺，根據(jù)需求提出功能驗證點，編寫測試用例，進行了模塊級的驗證工作。本文所設(shè)計的SDRAM控制器可以支持4個物理Bank，每個物理Bank空間可達256M；支持單拍、Line、Burst等不同類型的讀寫操作；支持可配置的ECC和奇偶校驗，在保證了傳輸數(shù)據(jù)正確性的同時也盡可能的節(jié)約了資源；支持頁面開放模式，頁面替換采用LRU算法，以提高效率。除此之外為了提高設(shè)計結(jié)果的可復(fù)用性，支持外部總線時鐘與內(nèi)部