基于SDH的芯片驗(yàn)證平臺(tái)研究與設(shè)計(jì).pdf

1、在ASIC（Application Specific Integrated Circuit）芯片開(kāi)發(fā)中，芯片驗(yàn)證的質(zhì)量決定了投片的成功率。當(dāng)今微電子技術(shù)高速發(fā)展，芯片的復(fù)雜程度越來(lái)越高，驗(yàn)證的工作量也隨之增大，因此提高驗(yàn)證工作效率和驗(yàn)證水平，是提升芯片質(zhì)量的關(guān)鍵舉措之一。芯片實(shí)現(xiàn)了10Gbps的典型線路處理功能，包括上行和下行方向的指針、開(kāi)銷(xiāo)、告警處理以及可維可測(cè)的功能實(shí)現(xiàn)。由于芯片設(shè)計(jì)的復(fù)雜性，在有限的時(shí)間內(nèi)要達(dá)到充分驗(yàn)證并保證芯片的

2、設(shè)計(jì)零缺陷，必須采用最合適并且高效的驗(yàn)證方法。論文主要包含以下工作：
　　1.論文概述了SDH（Synchronous Digital Hierarchy）原理和本芯片SDH Framer的結(jié)構(gòu)特點(diǎn)，在充分理解規(guī)格的基礎(chǔ)上進(jìn)行了驗(yàn)證方案規(guī)劃。
　　2.采用System Verilog(SV)作為驗(yàn)證環(huán)境的設(shè)計(jì)語(yǔ)言，并利用此語(yǔ)言的各項(xiàng)高級(jí)驗(yàn)證技術(shù)進(jìn)行驗(yàn)證環(huán)境的搭建和組件設(shè)計(jì)。
　　3.考慮SV作為編譯性語(yǔ)言的缺點(diǎn)，論文采

3、用Tcl（Tool Command Language）編寫(xiě)測(cè)試用例，較大程度提高了驗(yàn)證效率。設(shè)計(jì)并采用了自動(dòng)化腳本，批量提交測(cè)試用例，自動(dòng)檢查和統(tǒng)計(jì)運(yùn)行結(jié)果。
　　4．論文在時(shí)鐘模塊的單元測(cè)試中，改進(jìn)了傳統(tǒng)時(shí)鐘驗(yàn)證方法，保證了時(shí)鐘模塊設(shè)計(jì)的質(zhì)量。
　　5.完成了SDH Framer芯片上下行基本業(yè)務(wù)流的仿真驗(yàn)證，保證了后續(xù)詳細(xì)驗(yàn)證工作的進(jìn)行。
　　6.以開(kāi)銷(xiāo)串口的驗(yàn)證作為典型例子進(jìn)行詳細(xì)功能驗(yàn)證，并介紹了本芯片驗(yàn)證過(guò)程