一種針對3D芯片的BIST設(shè)計方法.pdf

1、隨著半導體產(chǎn)業(yè)的發(fā)展，集成芯片的性能空前強大，與此同時，高速度、高集成度的芯片設(shè)計也給測試帶來了嚴峻的挑戰(zhàn)。由于芯片集成度的日益提高，采用外部測試設(shè)備測試芯片越來越困難，測試代價越來越高，進而推動了BIST的應(yīng)用，并且BIST現(xiàn)在已經(jīng)被廣泛地接受為可測試性的首選方法。
　　半導體產(chǎn)業(yè)目前已經(jīng)進入了納米時代，芯片集成度越來越高、特征尺寸越來越小，通過減小晶體管尺寸和縮短互連線長度等方式來進一步提高電路集成度的難度越來越大。為突破集成

2、電路發(fā)展的現(xiàn)有物理局限和材料局限，我們需要研究一種新的方法或者結(jié)構(gòu)。正是這種背景下，三維集成電路應(yīng)運而生，為突破這個瓶頸提供了一種新的技術(shù)。三維芯片設(shè)計不同于以往平面芯片設(shè)計方法，它將多個晶片(die)通過過硅通孔(TSV，Through Silicon Via)進行上下堆疊實現(xiàn)垂直集成。通過這種垂直集成，可以獲得更小的芯片外形尺寸，更高的芯片性能。
　　本文研究了三維集成電路所帶來的好處以及三維芯片測試中存在的挑戰(zhàn)，并結(jié)合現(xiàn)有的

3、三維芯片測試方法提出了一種基于分層結(jié)構(gòu)的內(nèi)建自測試(BIST)設(shè)計方法-3DC-BIST(3D Circuit-BIST)。針對綁定前測試，設(shè)計各非底層電路的BIST結(jié)構(gòu)；針對綁定后測試，設(shè)計完整電路的BIST結(jié)構(gòu)，并在該BIST結(jié)構(gòu)中增加向量調(diào)整結(jié)構(gòu)，使其既能用于底層電路綁定前測試，又能用于綁定后完整電路的測試。本文給出的針對三維芯片的BIST設(shè)計方法，與傳統(tǒng)方法相比減少了面積開銷。實驗結(jié)果表明該結(jié)構(gòu)在實現(xiàn)與傳統(tǒng)三維BIST方法同樣故