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文檔簡介
1、近三十年來集成電路行業(yè)迅猛發(fā)展，工藝節(jié)點遵循摩爾定律不斷降低。在超深亞微米的工藝節(jié)點中，芯片的物理設(shè)計的難點不僅是巨大的晶體管數(shù)量，更同時面臨功耗、性能和面積三個方面的挑戰(zhàn)。尤其是隨著工藝節(jié)點的降低，金屬線的寬度越來越窄，帶來電源收斂上的巨大問題。
本文中采用SMIC的130nm8層工藝完成了一款基于CAM的網(wǎng)絡(luò)搜索引擎芯片從邏輯綜合到簽核驗證的全部的物理設(shè)計，該設(shè)計核內(nèi)工作電壓1.2V，輸入輸出單元工作電壓1.5V，工作頻率
2、300MHz，面積273 mm2。設(shè)計的難點是設(shè)計中含有8層金屬的大功率全定制宏單元模塊，該模塊給布線空間、電源收斂和時序收斂都帶來了設(shè)計上的挑戰(zhàn)。
本文重點研究了設(shè)計中電源規(guī)劃與布圖的優(yōu)化方法。該優(yōu)化方法采取增加大功耗區(qū)域的電源條線密度和改變局部布線規(guī)則，輔以宏單元和芯片周圍的多層疊加電源環(huán)等電源優(yōu)化方法，最終在合理利用布線資源并保證芯片多模多角時序收斂的前提下完成了電源網(wǎng)絡(luò)的優(yōu)化工作。優(yōu)化后的設(shè)計中電源網(wǎng)絡(luò)的電壓降降低了6
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