片上高性能互連結(jié)構(gòu)設(shè)計(jì).pdf

1、高速數(shù)據(jù)傳輸對(duì)互連設(shè)計(jì)提出了更高的要求和挑戰(zhàn)。而傳統(tǒng)RC互連已經(jīng)無(wú)法滿足GHz下片上數(shù)據(jù)通信的高速、低功耗要求。而高速信號(hào)收發(fā)帶來(lái)的諸如反射,串?dāng)_,碼間干擾,損耗等信號(hào)完整性問題嚴(yán)重制約著芯片性能的提高。傳輸線技術(shù)的應(yīng)用為解決這些設(shè)計(jì)瓶頸提供了新的可行方案。因此,研究高速片上互連設(shè)計(jì)是十分必要的。
　　本文針對(duì)共面差分的互連結(jié)構(gòu),建立了同時(shí)考慮耦合電容和電感效應(yīng)RLC傳輸線模型,并根據(jù)納米工藝下的實(shí)際互連結(jié)構(gòu),提取了考慮集膚效應(yīng)的

2、互連寄生和耦合參數(shù)。在此模型的基礎(chǔ)上推導(dǎo)了能用于納米工藝下 SoC中共面差分傳輸線的損耗公式,并給出了損耗隨互連尺寸的變化關(guān)系。該模型與180nm CMOS工藝下流片結(jié)果和65nm COMS工藝下 HFSS仿真結(jié)果相比誤差分別只有6.48％、4.24%。本文也介紹了互連結(jié)構(gòu)的抗串?dāng)_設(shè)計(jì)。在互連收發(fā)器方面,本文設(shè)計(jì)了預(yù)加重發(fā)送器和時(shí)域均衡的接收器。為了進(jìn)一步改善接收質(zhì)量,文章通過最小均方根算法完成了數(shù)字接收器的自適應(yīng)設(shè)計(jì)。仿真結(jié)果表明,本