CS-BP高速譯碼算法的FPGA實(shí)現(xiàn).pdf

1、壓縮感知(CS)是一種利用信號(hào)的稀疏性或可壓縮性進(jìn)行信號(hào)重建的技術(shù)，信號(hào)在采樣的同時(shí)被壓縮，從而避免了傳統(tǒng)采樣帶來(lái)的大量數(shù)據(jù)冗余，降低了采樣、存儲(chǔ)和傳輸?shù)某杀?。壓縮后的信號(hào)需要通過恢復(fù)算法恢復(fù)原始信號(hào)，壓縮感知恢復(fù)算法具有很高的復(fù)雜度，在各種算法中，CS-BP算法具有抗噪能力強(qiáng)、復(fù)雜度低的優(yōu)點(diǎn)，本文針對(duì)高速數(shù)據(jù)傳輸?shù)男枨?，提出了一種高速CS-BP譯碼器結(jié)構(gòu)，通過方案分析和參數(shù)仿真得到了具體的FPGA實(shí)現(xiàn)方案，并通過算法優(yōu)化、硬件結(jié)構(gòu)優(yōu)化

2、的方法提高了譯碼器的吞吐率。
　　論文首先研究了BP譯碼算法及其在LDPC譯碼中的應(yīng)用，針對(duì)CS-BP譯碼算法的特點(diǎn)和40Msps譯碼吞吐率要求，設(shè)計(jì)了一種吞吐率符合要求的譯碼器結(jié)構(gòu)。借鑒準(zhǔn)循環(huán)矩陣在LDPC碼中的應(yīng)用，設(shè)計(jì)出符合譯碼性能的CS測(cè)量矩陣，在很大程度上降低了硬件設(shè)計(jì)的復(fù)雜度，并且減少了存儲(chǔ)器的耗用。由于CS-BP譯碼算法中的節(jié)點(diǎn)更新需要消耗大量的乘法器，大量的資源消耗不僅使得譯碼器只能串行譯碼，同時(shí)也限制了時(shí)鐘頻率，