基于FPGA與DDR2-SDRAM的高速數(shù)據(jù)緩沖器的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、隨著信息技術(shù)的快速發(fā)展，人們面臨的實(shí)時(shí)性信號(hào)處理要求越來越高，對(duì)高速數(shù)據(jù)的緩存和處理要求也越來越高。FPGA由于其設(shè)計(jì)靈活、可重構(gòu)性好等優(yōu)點(diǎn)，結(jié)合DDR2‐SDRAM作為新一代存儲(chǔ)器，價(jià)格低廉，速度快并且容量大的優(yōu)點(diǎn)，因此被廣泛用于高速數(shù)據(jù)采集系統(tǒng)的研究和開發(fā)。
　　本文重點(diǎn)研究了基于FPGA與DDR2‐SDRAM的高速實(shí)時(shí)數(shù)據(jù)緩存系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)技術(shù)。其中核心內(nèi)容是DDR2‐SDRAM控制器接口的實(shí)現(xiàn)。文中采用自頂向下的設(shè)計(jì)方法

2、和模塊化的思想，并利用VerilogHDL語言完成了DDR2‐SDRAM控制器接口的每個(gè)模塊，并利用modelsimv6.6對(duì)每個(gè)模塊進(jìn)行了仿真驗(yàn)證。仿真結(jié)果表明，本文設(shè)計(jì)的DDR2‐SDRAM控制器在工作時(shí)鐘頻率為195Mhz時(shí)，不僅正確讀寫數(shù)據(jù)而且傳輸速度達(dá)到24.96Gb/s，完全滿足設(shè)計(jì)的功能需求和設(shè)計(jì)的實(shí)時(shí)性要求，除此之外，仿真波形延時(shí)量也很小。另外，由于傳輸速度快，本文提出的技術(shù)方案的最大優(yōu)點(diǎn)就是可以應(yīng)用于各種需要快速而準(zhǔn)確