音頻放大器自動(dòng)測(cè)試系統(tǒng)研究與設(shè)計(jì).pdf

1、集成電路的制造、設(shè)計(jì)與測(cè)試并稱為集成電路工業(yè)的三大關(guān)鍵技術(shù)。隨著電子技術(shù)的進(jìn)步，集成電路向封裝更小、結(jié)構(gòu)更復(fù)雜、電路邏輯規(guī)模更大的方向發(fā)展，因此，集成電路測(cè)試是每一個(gè)集成電路芯片公司面臨的越來(lái)越具有挑戰(zhàn)的課題。
　　 本課題是來(lái)源于某國(guó)外集成電路設(shè)計(jì)公司音頻放大器芯片的測(cè)試需求。本文主要涉及集成電路功能測(cè)試與性能測(cè)試兩個(gè)方面的研究和設(shè)計(jì)的內(nèi)容。根據(jù)集成電路性能測(cè)試的特點(diǎn)，采用通用接口總線(General Purpose Inte

2、rface Bus，GPIB)配置測(cè)試標(biāo)準(zhǔn)信號(hào)儀器，并利用FPGA控制被測(cè)試器件測(cè)試信號(hào)輸入和響應(yīng)信號(hào)輸出，實(shí)現(xiàn)高精度、低誤差的性能測(cè)試。針對(duì)集成電路自動(dòng)測(cè)試圖形生成(Automatic Test Pattern Generation，ATPG)算法和測(cè)試波形質(zhì)量影響測(cè)試時(shí)間以及測(cè)試精度的問(wèn)題，本文將布爾可滿足性(Boolean Satisfiability, SAT)算法與ATPG經(jīng)典算法結(jié)合，采用了一種測(cè)試向量動(dòng)態(tài)壓縮的算法—基于S

3、AT的多目標(biāo)故障動(dòng)態(tài)壓縮算法。該算法減少了測(cè)試向量生成運(yùn)行時(shí)間，提高了測(cè)試向量壓縮比與測(cè)試效率。本設(shè)計(jì)通過(guò)FPGA片上集成時(shí)序格式轉(zhuǎn)換器內(nèi)核，只需將ATPG過(guò)程生成的測(cè)試向量存儲(chǔ)在DDR3存儲(chǔ)器，經(jīng)過(guò)時(shí)序格式轉(zhuǎn)換后，驅(qū)動(dòng)器電路完成測(cè)試波形電氣轉(zhuǎn)換與功能測(cè)試。
　　 本文詳細(xì)的闡述了自動(dòng)測(cè)試系統(tǒng)設(shè)計(jì)的過(guò)程，以及采用該自動(dòng)測(cè)試系統(tǒng)對(duì)Class D類音頻放大器芯片的實(shí)際測(cè)試。測(cè)試結(jié)果表明該系統(tǒng)測(cè)試性能穩(wěn)定，測(cè)試精度高，尤其在一定程度上