DDR3內(nèi)存控制器的IP核設(shè)計(jì)及FPGA驗(yàn)證.pdf

1、作為計(jì)算機(jī)系統(tǒng)的重要組成部件,內(nèi)存性能的好壞直接影響計(jì)算機(jī)系統(tǒng)。由于處理器的訪問請求不能被內(nèi)存直接識別,因此,需要內(nèi)存控制器來負(fù)責(zé)完成處理器對內(nèi)存的控制操作,而內(nèi)存控制器決定了計(jì)算機(jī)系統(tǒng)所能使用的最大內(nèi)存容量、存儲體數(shù)目、內(nèi)存類型和速度、內(nèi)存顆粒的數(shù)據(jù)深度和數(shù)據(jù)寬度等重要參數(shù)。因此,內(nèi)存控制器便成為影響內(nèi)存性能發(fā)揮乃至計(jì)算機(jī)系統(tǒng)整體性能提升的關(guān)鍵因素之一。內(nèi)存控制器的研究也成為高性能計(jì)算、嵌入式系統(tǒng)等領(lǐng)域的研究熱點(diǎn)之一。
　　

2、論文在研究DDR3SDRAMJEDEC規(guī)范JESD79-3E的基礎(chǔ)上,首先對DDR3的讀寫機(jī)制和關(guān)鍵技術(shù)進(jìn)行了分析,為控制器的設(shè)計(jì)提供了理論支撐,然后結(jié)合Altera公司的外部存儲器解決方案,并考慮嵌入式系統(tǒng)的特點(diǎn),對控制器的設(shè)計(jì)方案進(jìn)行了論證,設(shè)計(jì)出了DDR3內(nèi)存控制器IP核的整體架構(gòu),接著,采用自頂向下的模塊化設(shè)計(jì)思路,將內(nèi)存控制器劃分為10個(gè)子模塊,并使用VHDL語言對各個(gè)模塊進(jìn)行編程實(shí)現(xiàn)。
　　 在完成控制器IP核的設(shè)計(jì)

3、后,首先使用VHDL語言編寫了測試平臺(TestBench),在Quartus10.0SP1和Modelsim軟件中對內(nèi)存控制器IP核進(jìn)行軟件仿真,接著,論文還給出用戶接口模塊、初始化模塊、指令仲裁模塊等關(guān)鍵子模塊的RTI。級仿真結(jié)果,并對仿真結(jié)果分別進(jìn)行了分析。最后,在AltemStratixⅣE開發(fā)板上對控制器IP核進(jìn)行了FPGA驗(yàn)證。
　　 本論文所設(shè)計(jì)的DDR3內(nèi)存控制器IP核具有以下特點(diǎn):
　　 (1)支持Un