基于FPGA的LPAQ8L硬件壓縮系統(tǒng).pdf

1、隨著計(jì)算機(jī)技術(shù)的飛速發(fā)展，數(shù)據(jù)壓縮技術(shù)成為解決海量信息存儲、傳輸?shù)年P(guān)鍵技術(shù)。這種技術(shù)可以提高磁盤的有效容量和IO的有效寬帶，進(jìn)而加速程序的執(zhí)行。數(shù)據(jù)壓縮主要分為有損數(shù)據(jù)壓損和無損數(shù)據(jù)壓縮。其中，無損數(shù)據(jù)壓損廣泛應(yīng)用于航天、醫(yī)療等技術(shù)領(lǐng)域。常用的無損數(shù)據(jù)壓縮技術(shù)有Huffman編碼、算術(shù)編碼等。PAQ數(shù)據(jù)壓縮是一種基于算術(shù)編碼的無損數(shù)據(jù)壓縮方式，其對文本、二進(jìn)制、圖像、音頻等數(shù)據(jù)，在壓縮率方面具有非常突出的優(yōu)勢。PAQ算法使用上下文混合的

2、革命性技術(shù)，智能地結(jié)合多個統(tǒng)計(jì)模型對下一個符號作出更好的預(yù)測。PAQ算法壓縮比性能很好，開發(fā)也很活躍，但是速度比較低，造成該算法在應(yīng)用方面進(jìn)步也很緩慢。PAQ在PC機(jī)上單核吞吐率為0.5~0.7MB/s。如果數(shù)據(jù)流量大，則需要消耗過多的CPU資源，通過FPGA硬件可以提高PAQ的吞吐率，提升壓縮性能。LPAQ算法是PAQ算法系列中的一個輕量級版本，其模型相對比較少也比較簡單，易于在FPGA上實(shí)現(xiàn)。PAQ原軟件算法各模塊在內(nèi)存中串行執(zhí)行，

3、效率較低，通過對LPAQ算法改進(jìn)，使得各個模塊可以并行執(zhí)行，并將其在FPGA硬件上加速，提升壓縮性能，降低成本，促進(jìn)PAQ算法在實(shí)際運(yùn)用中普及。
　　本文討論了LPAQ8L算法的改進(jìn)，將原算法中以比特為單位的處理方式轉(zhuǎn)變?yōu)橐宰止?jié)為單位的處理方式，并在對壓縮率影響不大的情況下縮小模塊的存儲空間使得DDR3的存儲空間可以滿足算法的需要。在每個模塊內(nèi)部將8個比特的讀寫過程以流水的方式處理，增加單個模塊內(nèi)部的并行度。在FPGA平臺上實(shí)現(xiàn)時(shí)