多核網(wǎng)絡處理器片上總線的設(shè)計與驗證.pdf

1、為了滿足現(xiàn)代網(wǎng)絡處理器的性能需求,本文為新一代西電網(wǎng)絡處理器(Xidian Network Processor,XDNP)設(shè)計了一組高帶寬,并行性好的片上總線,并根據(jù)數(shù)據(jù)信息傳輸特點,采用了不同的總線結(jié)構(gòu),實現(xiàn)了性能和資源的良好折中。
　　在設(shè)計實現(xiàn)階段,將XDNP片上總線的結(jié)構(gòu)分為了命令總線部分和數(shù)據(jù)總線部分。命令總線部分根據(jù)目標單元的類型采用了多層總線和共享總線相結(jié)合的結(jié)構(gòu),數(shù)據(jù)總線部分則根據(jù)數(shù)據(jù)傳輸量的特點分為了SRAM數(shù)據(jù)

2、總線和DRAM數(shù)據(jù)總線,其中SRAM PUSH數(shù)據(jù)總線、SRAM PULL數(shù)據(jù)總線、DRAM PULL數(shù)據(jù)總線采用了交叉開關(guān)的總線結(jié)構(gòu),DRAM PUSH數(shù)據(jù)總線則采用了多層總線和共享總線相結(jié)合的總線結(jié)構(gòu)。XDNP片上總線上的仲裁器以固定優(yōu)先級算法和輪轉(zhuǎn)優(yōu)先級算法為基礎(chǔ)根據(jù)通信特點采用不同的仲裁策略,有效地保證了請求的優(yōu)先性和公平性,FIFO緩存則保證了系統(tǒng)的并行性。
　　在設(shè)計驗證階段,以VMM驗證方法學為指導,為XDNP片上總