制導SOC中卡爾曼濾波硬件加速模塊的設計與測試技術研究.pdf

1、精確制導是現(xiàn)代戰(zhàn)爭武器的重要性能，日益復雜的戰(zhàn)場環(huán)境對制導系統(tǒng)的“實時性”與“小型化”提出了更高的要求。提高“工作主頻”以增強處理器性能的傳統(tǒng)方法隨著電路集成度的不斷提高已經(jīng)陷入了瓶頸。為了提高系統(tǒng)的實時性，使用硬件加速模塊來完成復雜的數(shù)值計算具有良好的應用前景。將計算加速模塊進行IP核化的設計并嵌入到制導SOC中也能較好滿足“小型化”的需求。
　　本文以制導 SOC中卡爾曼濾波硬件加速 IP核的設計與測試技術作為研究對象，從以下

2、兩個方面開展研究工作：
　　考慮卡爾曼濾波的實時性需求，對濾波過程中矩陣的運算“矩陣的乘法、分解、三角求逆運算”分別進行了硬件加速架構的資源優(yōu)化設計。依據(jù)“脈動陣列”的思想，對矩陣乘法器進行了硬件加速的設計。所設計的乘法器資源消耗節(jié)約，且可結合矩陣的分塊算法，對更高維矩陣的乘法進行求解，擴展性良好。依據(jù)“矩陣分解”的運算原理，完成了分解“運算處理單元（PE）”的設計。設計了“調(diào)度計數(shù)器”以保證對數(shù)據(jù)流的正確控制。使用“流水技術”與

3、“分時技術”，提高了處理單元的工作主頻，實現(xiàn)了對處理單元的分時復用，保證了運算的效率。在“三角矩陣求逆”中，分析了運算中數(shù)據(jù)的關聯(lián)性，結合數(shù)據(jù)流的合理調(diào)度控制方案，實現(xiàn)了運算過程的并行化。設計了一種卡爾曼濾波硬件加速方案，通過定性分析，我們的設計在資源消耗、對濾波模型的適應程度、運算精度等方面具有更為均衡的性能。
　　研究了卡爾曼濾波IP核的設計及可測試技術，針對IP核的可重用性，重點研究了卡爾曼濾波IP核可配置參數(shù)的設計。考慮I