12位低噪聲雙極性DAC電路設計及物理實現(xiàn).pdf

1、數(shù)模轉換器(digital-to-analog convertor，DAC)是連接在模擬IC與數(shù)字IC間的重要接口之一，是很多SOC芯片中不可或缺的一部分，本文設計的數(shù)模轉換器(DAC)是用于MEMS加速度計中，它是為了給系統(tǒng)提供一個穩(wěn)定的偏壓從而消除重力加速度對加速度計的影響，本課題是屬于國家十二五重大專項，MEMS檢波器與地震數(shù)據(jù)采集系統(tǒng)關鍵技術的子項目。系統(tǒng)對DAC的要求包括：分辨率為12bit，電源電壓為±5V，差分參考電壓為+

2、3.7V和-3.7V，微分非線性誤差(Differential non-linearity,DNL)小于0.25LSB，積分非線性誤差(Integral non-linearity,INL)小于2LSB，且要求DAC的噪聲小于-120dBV/H。所設計的DAC采用的是dual-ladder電阻分壓型結構，其結構特點為高6位粗分壓電阻陣列和低6位細分壓電阻陣列，這樣相比于普通的電阻串分壓型結構，可降低電阻匹配難度和版圖布局的難度。

3、　　本研究為避免傳統(tǒng)電壓源結構所產(chǎn)生的電壓對稱性差和不精準的問題，提出了自調整雙極性電壓源的結構來產(chǎn)生3.7V和-3.7V的參考電壓，并且自調整電壓源中的反饋電阻即利用的電阻分壓陣列中的電阻，有效的減小了芯片面積。由于系統(tǒng)加速度計低噪聲的要求，詳細分析了DAC的輸出噪聲來源，并且從INL、噪聲以及功耗等方面進行折中考慮，選取合適的DAC電阻陣列單位電阻值，并進行兩次流片對比對噪聲進行優(yōu)化。另外，由于DAC輸出端需要接一個160Ω的電阻和

4、一個330μF的大電容，為使得輸出能在300ms內達到穩(wěn)定，輸出緩沖器采用甲乙輸出級來減小輸出的穩(wěn)定時間。設計方法采用的是模擬集成電路設計的一般流程，根據(jù)指標要求完成各個工藝角下的前后仿真，進行了版圖設計、流片、測試等工作。此DAC在旺宏(MIXC)0.5umCMOS工藝中得以流片實現(xiàn)，測試得到DAC的整體噪聲在3Hz時為-120dBV/H，而在15Hz時接近-140dBV/H，結果滿足系統(tǒng)指標的要求，并且此DAC被成功的應用到MEMS