低電壓抗工藝波動時鐘樹的設(shè)計及實現(xiàn).pdf

1、集成電路和半導(dǎo)體工藝技術(shù)的不斷進(jìn)步，物聯(lián)網(wǎng)時代的到來對芯片的低功耗設(shè)計提出強(qiáng)烈的需求。降低供電電壓是實現(xiàn)低功耗設(shè)計的有效途徑之一，但低電壓下工藝波動導(dǎo)致電路延時的不確定性增加，可靠性明顯變差。時鐘樹以一個網(wǎng)絡(luò)的形式廣泛分布在整個芯片內(nèi)，時鐘延遲極易受到工藝波動的影響。在低電壓設(shè)計時需要特別考慮時鐘樹的可靠性，避免因工藝波動引起過大的時鐘偏差，進(jìn)而導(dǎo)致電路功能出現(xiàn)故障。
　　在分析工藝波動對低電壓時鐘樹影響的基礎(chǔ)上，本文設(shè)計一種適用

2、于低電壓的抗工藝波動時鐘樹，該時鐘樹設(shè)計方法主要包括:1）采用寄存器群組優(yōu)化將時序相關(guān)的寄存器擺放在一起，時鐘單元集中在它們公共的時鐘樹路徑上，而工藝波動對時鐘樹公共路徑上時鐘單元的影響不會引起額外的時鐘偏差;2）設(shè)計一種適用于低電壓的抗工藝波動時鐘樹拓?fù)浣Y(jié)構(gòu)，使用定制的并列大驅(qū)動時鐘反相器，減少時鐘樹級數(shù)和分支，提高時鐘樹的抗工藝波動能力;3）采用先縮后放的策略優(yōu)化時鐘樹，先縮后放即先將時鐘單元尺寸調(diào)節(jié)到最大以提高其抗工藝波動能力，然

3、后逐步減小部分時鐘單元的尺寸以減小時鐘偏差。
　　該低電壓抗工藝波動時鐘樹的設(shè)計方法，在ISCAS89系列基準(zhǔn)電路、GPS跟蹤模塊電路和嵌入式微處理器電路上分別實現(xiàn)并進(jìn)行驗證。0.6V下HSPICE蒙特卡洛分析的結(jié)果表明，本文的低電壓抗工藝波動時鐘樹設(shè)計方法，與傳統(tǒng)后端時鐘樹設(shè)計方法相比具有明顯優(yōu)勢，其中，ISCAS89系列基準(zhǔn)電路的時鐘偏差標(biāo)準(zhǔn)差平均減小41.15％，GPS跟蹤模塊電路的時鐘偏差標(biāo)準(zhǔn)差減小56.47％，嵌入式微處