基于UVM的網(wǎng)絡(luò)數(shù)據(jù)包解析器的驗證研究.pdf

1、超大規(guī)模集成電路的發(fā)展，使得芯片的集成度和功能設(shè)計復雜度日益增大，這使芯片的功能驗證面臨極大的挑戰(zhàn)。傳統(tǒng)的功能驗證由于測試用例開發(fā)周期長，功能覆蓋不全面，可重用性差和驗證效率低等諸多不足，已經(jīng)成為集成電路（IC）設(shè)計發(fā)展的瓶頸。尋求新的驗證方法已經(jīng)迫在眉睫。Accellera組織推出的通用驗證方法學（UVM）改進了傳統(tǒng)功能驗證的不足，提升了驗證的效率，引領(lǐng)著IC驗證的發(fā)展方向。
　　本文以網(wǎng)絡(luò)數(shù)據(jù)包解析器為原型，采用SystemV

2、erilog驗證語言，設(shè)計實現(xiàn)了基于 UVM驗證方法學的驗證平臺，并且要求代碼覆蓋率達到95％以上，功能覆蓋率達到100%。
　　首先，分析了三種主流的功能驗證技術(shù)：基于事務(wù)的驗證、基于覆蓋率驅(qū)動的驗證和基于斷言的驗證，它們相對于傳統(tǒng)功能驗證有著明顯的優(yōu)勢；然后分析了SystemVerilog語言相對于Verilog語言和SystemC語言具有支持覆蓋率、斷言、隨機驗證、完善的異常測試和優(yōu)秀的內(nèi)存管理機制等優(yōu)點；UVM將三種驗證技

3、術(shù)的優(yōu)勢和SystemVerilog語言的優(yōu)點相結(jié)合，形成了層次化的樹形結(jié)構(gòu)和穩(wěn)健的工作機制。最后利用UVM的這些特點，對網(wǎng)絡(luò)數(shù)據(jù)包解析器的功能需求進行分析，提出了一個適用于該解析器的功能驗證的系統(tǒng)驗證方案，并設(shè)計出UVM驗證平臺的總體架構(gòu)。
　　其次，根據(jù)平臺的總體架構(gòu)，設(shè)計實現(xiàn)了UVM驗證平臺的各個組件。重點對序列和參考模型這兩個核心組件的實現(xiàn)進行了詳盡的闡述。其中針對不同測試用例情形（隨機驗證和定向驗證），序列分別產(chǎn)生了四類

4、數(shù)據(jù)幀：短數(shù)據(jù)幀、長數(shù)據(jù)幀、混合數(shù)據(jù)幀和錯誤數(shù)據(jù)幀。并在參考模型中實現(xiàn)一個具有相同功能特性的參考解析器作為待測設(shè)計（DUT）的比對標準。另外，為實現(xiàn)解析器的完備的功能驗證，在監(jiān)視器組件中結(jié)合待解析協(xié)議類型設(shè)計實現(xiàn)多個功能覆蓋點來統(tǒng)計分析其功能覆蓋率。
　　最后，結(jié)合隨機驗證和定向驗證這兩種測試用例情形的優(yōu)勢，完成了對 DUT的功能仿真驗證，分析了UVM驗證平臺的性能。本文解析器的代碼覆蓋率達到98.96%，功能覆蓋率達到100%，