半導(dǎo)體集成電路課件

1、1,集成電路的版圖設(shè)計 專題,2,目錄,1. 什么是版圖？2. 版圖設(shè)計過程3. 版圖設(shè)計的準(zhǔn)備工作4. 集成電路版圖設(shè)計規(guī)則 5. 集成電路版圖設(shè)計舉例,3,什么是集成電路？(相對分立器件組成的電路而言) 把組成電路的元件、器件以及相互間的連線放在單個芯片上，整個電路就在這個芯片上，把這個芯片放到管殼中進(jìn)行封裝，電路與外部的連接靠引腳完成。 什么是集成電路設(shè)計？ 根據(jù)電路功能和性能的要求，在正

2、確選擇系統(tǒng)配置、電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計規(guī)則的情況下，盡量減小芯片面積，降低設(shè)計成本，縮短設(shè)計周期，以保證全局優(yōu)化，設(shè)計出滿足要求的集成電路。,4,1. 什么是版圖？,根據(jù)邏輯與電路功能和性能要求以及工藝水平要求來設(shè)計光刻用的掩膜版圖，實(shí)現(xiàn)IC設(shè)計的最終輸出。版圖是一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來表示。 版圖與所采用的制備工藝緊密相關(guān)。,5,2. 版圖設(shè)計過程

3、由底向上過程 主要是布局布線過程 布局：將模塊安置在芯片的適當(dāng)位置，滿足一定目標(biāo)函數(shù)。對級別最低的功能塊，是指根據(jù)連接關(guān)系，確定各單元的位置，級別高一些的，是分配較低級別功能塊的位置，使芯片面積盡量小。 布線：根據(jù)電路的連接關(guān)系（連接表）在指定區(qū)域（面積、形狀、層次）百分之百完成連線。布線均勻，優(yōu)化連線長度、保證布通率。,6,什么是分層分級設(shè)計？,將一個復(fù)雜的集成電路系統(tǒng)的設(shè)計問題分解為復(fù)雜性較低的設(shè)計級別，這個級別

4、可以再分解到復(fù)雜性更低的設(shè)計級別；這樣的分解一直繼續(xù)到使最終的設(shè)計級別的復(fù)雜性足夠低，也就是說，能相當(dāng)容易地由這一級設(shè)計出的單元逐級組織起復(fù)雜的系統(tǒng)。一般來說，級別越高，抽象程度越高；級別越低，細(xì)節(jié)越具體,7,多路轉(zhuǎn)換開關(guān)(MUX--Multiplexer )算術(shù)/邏輯單元(ALU– ArithmeticLogic Unit 中央處理器 (CPU– Central Processing Unit)寄存器傳輸級（ RT

5、L—register transfer level ）,8,從層次和域表示分層分級設(shè)計思想,域： 行為域：集成電路的功能 結(jié)構(gòu)域：集成電路的邏輯和電路組成 物理域：集成電路掩膜版的幾何特性和物理特性的具體實(shí)現(xiàn)層次：系統(tǒng)級、算法級、寄存器傳輸級(也稱RTL級)、 邏輯級與電路級,9,集成電路設(shè)計與制造的主要流程框架,10,集成電路的設(shè)計過程： 設(shè)計創(chuàng)意 + 仿真驗(yàn)證,—設(shè)計業(yè)—,11,12,

6、設(shè)計信息描述,,,13,舉例：,功能描述 x=a’b+ab’ 的邏輯圖,14,CMOS與非門的電路圖,15,CMOS反相器的掩膜版圖,16,版圖設(shè)計就是按照線路的要求和一定的工藝參數(shù)，設(shè)計出元件的圖形并進(jìn)行排列互連，以設(shè)計出一套供IC制造工藝中使用的光刻掩膜版的圖形，稱為版圖或工藝復(fù)合圖。 版圖設(shè)計是制造IC的基本條件，版圖設(shè)計是否合理對成品率、電路性能、可靠性影響很大，版圖設(shè)計錯了，就一個電路也做不出來。若設(shè)計

7、不合理，則電路性能和成品率將受到很大影響。版圖設(shè)計必須與線路設(shè)計、工藝設(shè)計、工藝水平適應(yīng)。版圖設(shè)計者必須熟悉工藝條件、器件物理、電路原理以及測試方法。,17,作為一位版圖設(shè)計者，首先要熟悉工藝條件和器件物理，才能確定晶體管的具體尺寸。鋁連線的寬度、間距、各次掩膜套刻精度等。其次要對電路的工作原理有一定的了解，這樣才能在版圖設(shè)計中注意避免某些分布參量和寄生效應(yīng)對電路產(chǎn)生的影響。同時還要熟悉調(diào)試方法，通過對樣品性能的側(cè)試和顯微鏡觀察，可分析

8、出工藝中的間題。也可通過工藝中的問題發(fā)現(xiàn)電路設(shè)計和版圖設(shè)計不合理之處，幫助改版工作的進(jìn)行。特別是測試中發(fā)現(xiàn)某一參數(shù)的不合格，這往往與版圖設(shè)計有關(guān)。,18,典型的IC設(shè)計流程,19,LVS（Layout versus Schematic）,20,版圖驗(yàn)證與檢查 DRC（Design Rule Cheek）：幾何設(shè)計規(guī)則檢查 ERC（Electrical Rule Check）：電學(xué)規(guī)則檢查 LVS（Layout versus Sch

9、ematic）：網(wǎng)表一致性檢查 POST SIMULATION：后仿真（提取實(shí)際版圖參數(shù)、電阻、電容，生成帶寄生量的器件級網(wǎng)表，進(jìn)行開關(guān)級邏輯模擬或電路模擬，以驗(yàn)證設(shè)計出的電路功能的正確性和時序性能等)，產(chǎn)生測試向量 軟件支持：成熟的CAD工具用于版圖編輯、人機(jī)交互式布局布線、自動布局布線以及版圖檢查和驗(yàn)證,21,版圖設(shè)計過程大多數(shù)基于單元庫實(shí)現(xiàn)（1）軟件自動轉(zhuǎn)換到版圖，可人工調(diào)整（規(guī)則芯片）（2）布圖規(guī)劃（floor pla

10、nning) 工具 布局布線（place & route）工具 布圖規(guī)劃：在一定約束條件下對設(shè)計進(jìn)行物理劃分，并初步確定芯片面積和形狀、單元區(qū)位置、功能塊的面積形狀和相對位置、I/O位置，產(chǎn)生布線網(wǎng)格，還可以規(guī)劃電源、地線以及數(shù)據(jù)通道分布（3）全人工版圖設(shè)計：人工布圖規(guī)劃，提取單元， 人工布局布線（由底向上

11、： 小功能塊到大功能塊）,22,人工版圖設(shè)計典型過程,23,3. 版圖設(shè)計的準(zhǔn)備工作 在進(jìn)行版圖設(shè)計以前，必須進(jìn)行充分的準(zhǔn)備工作。一般包括以下幾方面。 ①了解工藝現(xiàn)狀，確定工藝路線 確定選用標(biāo)準(zhǔn)pn結(jié)隔離或?qū)νǜ綦x工藝或等平面隔離工藝。由此確定工藝路線及光刻掩膜版的塊數(shù)。

12、 由制版和光刻工藝水平確定最小接觸孔的尺寸和光刻套刻精度。光刻工藝的分辨率，即能刻蝕圖形的最小寬度，受到掩膜分辨率、光刻膠分辨率、膠膜厚度、橫向腐蝕等多因素的限制。套刻精度與光刻機(jī)的精度和操作人員的熟練程度關(guān)系密切。,24,要了解采用的管殼和壓焊工藝。封裝形式可分為金屬圓筒塑(TO-5型)、扁平封裝型和雙列直插型(DIP)等多種，管芯壓點(diǎn)分布必須和管殼外引腳排列相吻合。當(dāng)采用熱壓焊時，壓焊點(diǎn)的面積只需70μm×

13、70μm，超聲壓焊需100μm×100μm ~125μm×25μm，金絲球焊需125μm ×125μm，金絲球焊牢固程度高，金絲在靠近硅片壓點(diǎn)處是垂直的，可壓到芯片縱深處(但必須使用溫度SiO2純化層)，使用起來很靈活。,25,②解剖同類型的IC的產(chǎn)品 解剖同類型IC產(chǎn)品，可作為自己設(shè)計和生產(chǎn)的借鑒。解剖工作包括版圖分析和基本尺寸的測量，元件性能測試和工藝解剖和分析三個方面。通過版圖分

14、析和基本尺寸的測量可獲得實(shí)際的線路圖和邏輯功能圖，可了解到版圖布局，還可取得各種元件尺寸的數(shù)據(jù)以了解其它單位或國外制版和光刻水平。但應(yīng)注意“侵權(quán)”問題。,26,,3. IC版圖的設(shè)計規(guī)則 IC設(shè)計與工藝制備之間的接口 制定目的：使芯片尺寸在盡可能小的前提下，避免線條寬度的偏差和不同層版套準(zhǔn)偏差可能帶來的問題，盡可能地提高電路制備的成品率。 什么是版圖設(shè)計規(guī)則？考慮器件在正常工作的條件下，根據(jù)實(shí)際工藝水平(包括光刻特性、刻蝕能

15、力、對準(zhǔn)容差等)和成品率要求，給出的一組同一工藝層及不同工藝層之間幾何尺寸的限制，主要包括線寬、間距、覆蓋、露頭、凹口、面積等規(guī)則，分別給出它們的最小值，以防止掩膜圖形的斷裂、連接和一些不良物理效應(yīng)的出現(xiàn)。,27,設(shè)計規(guī)則的表示方法（p.330） 以?為單位也叫做“規(guī)整格式” ：把大多數(shù)尺寸（覆蓋，出頭等等）約定為?的倍數(shù)?與工藝線所具有的工藝分辨率有關(guān)，線寬偏離理想特征尺寸的上限以及掩膜版之間的最大套準(zhǔn)偏差，一般

16、等于柵長度的一半。 優(yōu)點(diǎn)：版圖設(shè)計獨(dú)立于工藝和實(shí)際尺寸 以微米為單位也叫做“自由格式” ：每個尺寸之間沒有必然的比例關(guān)系， 提高每一尺寸的合理度；簡化度不高 。 目前一般雙極集成電路的研制和生產(chǎn)，通常采用這類設(shè)計規(guī)則。在這類規(guī)則中，每個被規(guī)定的尺寸之間，沒有必然的比例關(guān)系。這種方法的好處是各尺寸可相對獨(dú)立地選擇，可以把每個尺寸定得更合理，所以電路性能好，芯片尺寸小。缺點(diǎn)是對于一個設(shè)計級別，就要有一整套數(shù)字，而不

17、能按比例放大、縮小。,28,1. ?設(shè)計規(guī)則或規(guī)整格式設(shè)計規(guī)則 70年代末，Meed和Conway倡導(dǎo)以無量綱的“?”為單位表示所有的幾何尺寸限制，把大多數(shù)尺寸（覆蓋，出頭等等）約定為?的倍數(shù)。通常?取柵長度L的一半，又稱等比例設(shè)計規(guī)則。由于其規(guī)則簡單，主要適合于芯片設(shè)計新手使用，或不要求芯片面積最小，電路特性最佳的應(yīng)用場合。在這類規(guī)則中，把絕大多數(shù)尺寸規(guī)定為某一特征尺寸“?”的某個倍數(shù)。與工藝線所具有的工藝分辨率有關(guān)，

18、線寬偏離理想特征尺寸的上限以及掩膜版之間的最大套準(zhǔn)偏差。 優(yōu)點(diǎn)：版圖設(shè)計獨(dú)立于工藝和實(shí)際尺寸。,29,⑴ 寬度及間距： 關(guān)于間距： diff：兩個擴(kuò)散區(qū)之間的間距不僅取決于工藝上幾何圖形的分辨率，還取決于所形成的器件的物理參數(shù)。如果兩個擴(kuò)散區(qū)靠得太近，在工作時可能會連通，產(chǎn)生不希望出現(xiàn)的電流。,30,poly-Si：取決于工藝上幾何圖形的分辨率。 Al:鋁生長在最不平坦的二氧化硅上， 因此，

19、鋁的寬度和間距都要大些，以免短路或斷鋁。 diff-poly：無關(guān)多晶硅與擴(kuò)散區(qū)不能相互重疊，否則將產(chǎn)生寄生電容或寄生晶體管。,31,⑵ 接觸孔：孔的大小：2??2?diff、poly的包孔：1?孔間距：1?,說明：接觸孔的作用是將各種類型的半導(dǎo)體與金屬引線進(jìn)行連接，這些半導(dǎo)體材料包括N型硅、P型硅、多晶硅等。,由于工藝的限制，一般不做細(xì)長的接觸孔，而是分成若干個小的接觸孔來實(shí)現(xiàn)大面積的接觸。,32,⑶ 晶體管規(guī)則：多

20、晶硅與擴(kuò)散區(qū)最小間距：?。柵出頭：2?，否則會出現(xiàn)S、D短路的現(xiàn)象。擴(kuò)散區(qū)出頭：2?，以保證S或D有一定的面積。,33,⑷ P阱規(guī)則：,說明：制作p阱的目的是在N型硅襯底上形成一塊P型襯底區(qū)域，在一個設(shè)計中根據(jù)需要可能設(shè)計若干個p阱區(qū)。,A1=4?：最小P阱寬度A2=2?/6?：P阱間距， A2=2? 當(dāng)兩個P阱同電位 A2=6? 當(dāng)兩個P阱異電位時，A

21、3=3?：P阱邊沿與內(nèi)部薄氧化區(qū)（有源區(qū)）的間距A4=5?：P阱邊沿與外部薄氧化區(qū)（有源區(qū)）的間距A5=8?：P管薄氧化區(qū)與N管薄氧化區(qū)的間距,34,版圖設(shè)計圖例,35,MOS集成電路的版圖設(shè)計規(guī)則,,基本的?設(shè)計規(guī)則圖解,36,37,38,39,40,41,,42,p.333,43,44,45,46,47,48,49,MK1,50,51,52,53,54,2. 微米設(shè)計規(guī)則，又稱自由格式規(guī)則 ——80年代中期，為適應(yīng)VLS

22、I MOS電路制造工藝，發(fā)展了以微米為單位的絕對值表示的版圖規(guī)則。針對一些細(xì)節(jié)進(jìn)行具體設(shè)計，靈活性大，對電路性能的提高帶來很大方便。適用于有經(jīng)驗(yàn)的設(shè)計師以及力求挖掘工藝潛能的場合。目前一般的MOS IC研制和生產(chǎn)中，基本上采用這類規(guī)則。其中每個被規(guī)定的尺寸之間沒有必然的比例關(guān)系。顯然，在這種方法所規(guī)定的規(guī)則中，對于一個設(shè)計級別，就要有一整套數(shù)字，因而顯得煩瑣。但由于各尺寸可相對獨(dú)立地選擇，所以可把尺寸定得合理。,55,圖1.10,56,

23、,57,,58,,59,60,61,62,63,64,65,66,67,68,雙極型IC版圖設(shè)計的一般規(guī)則,版圖設(shè)計總的原則是既要充分利用硅片面積，又要在工藝條件允許的限度內(nèi)盡可能提高成品率．版圖面積(包括壓焊點(diǎn)在內(nèi))盡可能小而接近方形，以減少每個電路實(shí)際占有面積；生產(chǎn)實(shí)踐表明，當(dāng)芯片面積降低10%，則每個大圓片上的管芯成品率可以提高15％~25%。下面討論版圖設(shè)計時所應(yīng)遵循的一般原則。,69,①隔離區(qū)的數(shù)目盡可能少

24、 pn結(jié)隔離的隔離框面積約為管芯面積的三分之一，隔離區(qū)數(shù)目少，有利于減小芯片面積。集電極電位相同的晶體管，可以放在同一隔離區(qū)。二極管按晶體管原則處理。全部電阻可以放在同一隔離區(qū)內(nèi)，但隔離區(qū)不宜太大，否則會造成漏電大，耐壓低。為了走線方便，電阻也可以分別放在幾個隔離區(qū)內(nèi)。 各壓焊塊(地壓焊塊除外)都故在隔離區(qū)內(nèi)，以防止壓焊時壓穿SiO2，造成與襯底短路，管芯外圍也要進(jìn)行大面積隔離擴(kuò)散，以減少輸入端箝位二

25、極管的串聯(lián)電阻。,70,隔離區(qū)的劃分,71,②注意防止各種寄生效應(yīng) 隔離槽要接電路最負(fù)電位，電阻島的外延層接最高電位。這是保證pn隔離效果的必要條件，使pn隔離區(qū)結(jié)始終處于反偏置狀態(tài)。輸入與輸出端應(yīng)盡可能遠(yuǎn)離，以防止發(fā)生不應(yīng)有的影響。電阻等發(fā)熱元件要故在芯片中央。使芯片溫度分布均勻。,72,設(shè)計鋁條時，希望鋁條盡量短而寬。鋁條本身也要引入串連電阻，因此也需計算鋁條引入的串聯(lián)電阻對線路的影響。鋁條不能相交，在不可避

26、免的交叉線時，可讓一條或幾條鋁條通過多發(fā)射極管的發(fā)射極區(qū)間距或發(fā)射區(qū)與基區(qū)間距，也可從電阻上穿過，但不應(yīng)跨過三次氧化層。 必須采用“磷橋”穿接時，要計算“磷橋”引入的附加電阻對電路特性的影響。一般不允許“磷橋”加在地線上。但是在設(shè)計IC時應(yīng)盡可能避免使用擴(kuò)散條穿接方式，因?yàn)閿U(kuò)散條不僅帶來附加電阻和寄生電容，同時還占據(jù)一定面積。,③設(shè)計鋁條時的注意事項(xiàng),73,在LSI中，當(dāng)一層布線無法保證實(shí)現(xiàn)元件之間的必要聯(lián)接時，普遍使用多層布線，如圖所

27、示。 鋁條壓焊點(diǎn)電極要有合理分布，應(yīng)符合引出腳排列。,,74,④保證元件的對稱性 參數(shù)要求相互一致的元件，應(yīng)放在鄰近的區(qū)域。幾何結(jié)構(gòu)盡可能對稱，不能只考慮走線方便而破壞對稱性。 ⑤接地孔盡可能開大些 凡需接地的發(fā)射極、電阻等，不能只靠在隔離槽上開的接觸孔接地，要盡可能讓地線直接通過該處。接地線盡可能地沿隔離槽走線。接電源的引線應(yīng)短而寬，接Vcc的

28、電源孔應(yīng)盡可能開大些。集電極等擴(kuò)磷孔應(yīng)比其它接觸孔大。,75,⑥鋁條適當(dāng)蓋住接觸孔(一般每邊復(fù)蓋2μm)，在位置空的地方可多復(fù)蓋一些，走線太緊時，也可只復(fù)蓋一邊。 ⑦為了減小版面同時又使走線方便、布局合理，各電阻的形狀可以靈活多樣，小電阻可用隱埋電阻。各管電極位置可以平放或立放。 ⑧凡是可能，所設(shè)計的電路應(yīng)留有適當(dāng)?shù)倪^載能力，并避免使用易損壞的元件。 ⑨壓焊塊的數(shù)目

29、以及排列順序應(yīng)該與外殼引出腳排列相符合，電極分布應(yīng)均勻。,76,⑩確定光刻的基本尺寸。根據(jù)工藝水平和光刻精度定出圖形及各個擴(kuò)散間距的最小尺寸，其中最關(guān)鍵的是發(fā)射極接觸孔的尺寸和套刻間距。集成晶體管是由一系列相互套合的圖形所組成，其中最小的圖形是發(fā)射極接觸孔的寬度，所以往往選用設(shè)計規(guī)則中的最小圖形尺寸作為發(fā)射接觸孔。其它圖形都是在此基礎(chǔ)上考慮圖形間的最小間距面進(jìn)行逐步套合、放大。最小圖形尺寸受到掩膜對中容差，在擴(kuò)散過程中的橫向擴(kuò)散、耗盡層

30、擴(kuò)展等多種因素的限制。,77,如果最小圖形尺寸取得過小，則會使成品率下降。如取得過大，則會使芯片面積增大，使電路性能和成本都受到影響。所以選取最小圖形尺寸應(yīng)切實(shí)根據(jù)生產(chǎn)上具體光刻、制版設(shè)備的精度，操作人員的熟練程度以及具體工藝條件來確定。在一定的工藝水平下，版圖上光刻基本尺寸放得越寬，則版圖面積越大，瞬態(tài)特性因寄生電容大而受到影響。如尺寸扣得越緊，則為光刻套刻帶來困難，光刻質(zhì)量越難保證。這兩種情況都會影響成品率。通常是在保證電路性能的前

31、提下適當(dāng)放寬尺寸。,78,對于雙極型集成電路，是以引線孔為基準(zhǔn)，尺寸規(guī)定如下(詳細(xì)見圖1.7.1)： ①引線孔的最小尺寸為2? ×2 ?。 ②金屬條的最小寬度為2? ，擴(kuò)散區(qū)(包括基區(qū)、發(fā)射區(qū)和集電區(qū))的最小寬度為2? ， P+隔離框的最小寬度為2? ． ③擴(kuò)散區(qū)對引線孔各邊留有的富裕量大于或等于1 ? ，埋層對基區(qū)各邊應(yīng)留有的富裕量大于或等于1? 。 ④除N+埋層與P+隔離槽間的最小

32、間距應(yīng)為4? 外，其余的最小間距均為2? 。這是因?yàn)镻+的隔離擴(kuò)散深度較深，故橫向擴(kuò)散也大，所以應(yīng)留有較大富裕量。,79,331頁 圖17.1,80,（續(xù)）,81,中速TTL電路版圖設(shè)計規(guī)則(μm),最小套刻間距 5最小隔離槽寬度 10元件與隔離槽最小間

33、距 18埋層與隔離槽最小間距 18基區(qū)和集電極孔最小間距 5最小發(fā)射極孔 8×8最小基極孔寬

34、 8最小集電極孔寬 8最小電阻條寬 10電阻條間最小間距 7最小電阻引線孔

35、 8×8鋁條最小寬度(包括兩邊覆蓋2μm) 10長鋁條最小間距 10 短鋁條最小間距 5鍵合點(diǎn)最小面積 100×100 兩鍵合點(diǎn)最小間距

36、 70隔離槽外邊界與鍵合點(diǎn)之間的最小間距 150劃片間距 400,（1976年）,（1986年）,82,最小面積晶體管,集成電路版圖設(shè)計通常是由集成電路中晶體管版圖開始的，而該晶體管版圖通常是最小面積晶體管的版圖。因此，掌握什么是最小面積晶體管，其版圖是

37、如何確定的非常重要。另外，掌握集成電路制造中常用的各種晶體管版圖及其對應(yīng)的工藝剖面結(jié)構(gòu)也是十分重要的。最小面積晶體管--由圖形最小尺寸（圖形最小線寬和圖形最小間距）構(gòu)成的晶體管。,83,如圖18.21（p.356）所示的最小面積晶體管，隔離框內(nèi)管芯面積為6064μm2，如果槽寬為10μm，則每個最小晶體管所需隔離槽面積為3800μm2，每條隔離槽為兩相鄰隔離島共用，所以每個最小面積晶體管所需的隔離槽面積為1900 μm2 ，大約為內(nèi)管芯

38、面積的1/3～l/4。,圖18.21,84,351頁，18.2.2節(jié)5. 雙極型IC中元件的圖形設(shè)計,按標(biāo)準(zhǔn)pn結(jié)隔離工藝制作的縱向npn管的縱向結(jié)構(gòu)和雜質(zhì)分布如圖A所示。圖中作為集電區(qū)的外延層摻雜濃度由晶體管的VCB0和VCE0所決定，外延層電阻率是決定晶體管集電結(jié)勢壘電容Cc、硼擴(kuò)電阻分布電容和隔離襯底結(jié)寄生電容Ccs的重要因素，對電路速度影響較大的Ccs部分地由襯底電阻率決定。埋層的薄層電阻和埋層擴(kuò)散深度直接影響到集電極串聯(lián)電阻

39、rcs。由發(fā)射區(qū)擴(kuò)散和基區(qū)擴(kuò)散決定了電流放大系數(shù)和特征頻率。,85,,,圖A,86,集成npn管的設(shè)計 1) IC對晶體管的要求,如同分立晶體管一樣，集成晶體管必須具有一定的耐壓，有良好的頻率特性，具有較低的噪聲系數(shù)，能承受一定的電流容量，具有低的rCS和VCES，這些參數(shù)的設(shè)計考慮與分立晶體管有一定的類似。但由于集成晶體管的集電極必須從上面引出，這就使rCS顯著增大。同時集成晶體管的集電極被pn結(jié)包圍，又存在著寄生電容和寄生pnp

40、效應(yīng)，所以在分析集成晶體管特性時，必須考慮這些特性。 （1）擊穿電壓 V(BR) V(BR)EBO≈6~9V，V(BR)CBO， V(BR)CEO V(BR)CSO> V(BR)CBO，V(BR)CEO,87,（2）頻率特性,88,(3) 最大工作電流IEmax或ICmax,當(dāng)IE 達(dá)到IEmax(或相應(yīng)的ICmax 值)時，β就會下降。晶體管在大電流下工作時，基極電流也較大?；鶚O電流在橫向基區(qū)擴(kuò)展電阻上產(chǎn)生一個

41、較大的電壓降，其結(jié)果是：發(fā)射結(jié)不同部位上的正偏壓值不相等。愈靠近中央部位，發(fā)射結(jié)正偏壓越小，甚至可能反向?？拷鶚O接觸的發(fā)射結(jié)部位，正偏壓較大。因此，發(fā)射極電流密度在中央部位小，電流基本上集中在發(fā)射結(jié)邊緣?；鶚O電流很大時，發(fā)射結(jié)的有效面積集中在結(jié)的邊緣。這種現(xiàn)象叫做發(fā)射極電流集邊效應(yīng)，或者叫基區(qū)自偏壓效應(yīng)。當(dāng)晶體管的工作頻率與fT，很接近，故基極電流很大，約等于發(fā)射極電流，此時電流集邊效應(yīng)最顯著，晶體管發(fā)射結(jié)的有效面積顯著減小。,89,

42、為了盡量減小晶體管的發(fā)射結(jié)無效面積，提高晶體管的高頻性能，在設(shè)計高頻晶體管時，發(fā)射結(jié)周長要盡可能大，面積要盡可能小，即兩者之比要盡可能大。IEmax(或相應(yīng)的ICmax 值)只和靠近基極條一邊的發(fā)射區(qū)周長（即“有效發(fā)射區(qū)周長”）成正比，而與發(fā)射區(qū)面積無關(guān)，即IEmax=α×LE，其中α為發(fā)射區(qū)單位有效周長的最大工作電流。不同電路取α值是不同的： αnpn邏輯 = 0.16~0.4mA/μm

43、 αnpn線性 =0.04~0.16 mA/μm α橫向pnp = 0.001~0.008 mA/μm α縱向pnp = 0.005~0.015 mA/μm,90,2) 集成晶體管的常用圖形,集成npn管電極配置,,91,參考 68頁圖4.3 多了一個電平位移二極管,參考 5頁圖1.10電極排序B、E、C,電極排序E、B、C,92,p.353,93,p.

44、354,94,集成二極管、SBD和肖特基晶體管 在IC中，集成二極管的結(jié)構(gòu)除單獨(dú)的BC結(jié)外，通常由晶體管的不同連接方式而構(gòu)成多種形式，并不增加IC工序，而且可以使二極管的特性多樣化，以滿足不同電路的需要。集成二極管可采用的幾種常見版圖結(jié)構(gòu)，即基極集電極短路二極管結(jié)構(gòu)、集電極發(fā)射極短路二極管結(jié)構(gòu)、基極發(fā)射極短路二極管結(jié)構(gòu)、集電極懸空二極管結(jié)構(gòu)、發(fā)射極懸空二極管結(jié)構(gòu)和單獨(dú)二極管結(jié)構(gòu),1) 集成二極管,,95,六種集成二極管

45、的特性比較,96,二極管接法的選擇由電路對正向壓降、動態(tài)電阻、電容、存儲時間和擊穿電壓的不同要求來決定。其中，最常用的有兩種： BC結(jié)短接二極管，因?yàn)闆]有寄生PNP效應(yīng)，且存儲時間最短，正向壓降低，故一般DTL邏輯的輸入端的門二極管都采用此接法。 單獨(dú)的BC結(jié)二極管，因?yàn)椴恍枰l(fā)射結(jié)，所以面積可作得很小，正向壓降也低，且擊穿電壓高。,97,2) 肖特基勢壘二極管（SBD）和肖特基箝位晶體管（SCT）,98,PtSi,99,100,3

46、57頁 18.2.4 節(jié) 6. 設(shè)計舉例： TTL五管單元與非門電路圖,(1)決定隔離區(qū)數(shù)目 此電路共有5個隔離區(qū)(壓焊塊除外)，如圖中虛線所示，如包括10個引出端壓焊塊，則共要15個隔離區(qū)。 (2)確定端頭的排列及引出端數(shù) 對所有的電路來說，輸入、輸出、電源、接地這些引出端是必須的，對該門電路 來說，這4部分的引出端數(shù)目共有8個(輸入端有5個)。另外，

47、它還有2個擴(kuò)展端。它們分別從Q2的發(fā)射極和集電極引出，所以共有l(wèi)0個引出端。在設(shè)計版圖時應(yīng)考慮到壓焊點(diǎn)的排列，不應(yīng)使引出線相互跨越，以免造成短路。使用 時常連在一起的2個引出線要盡量排在一起。,P. 358圖18.22電路圖,101,(3)確定元件尺寸 根據(jù)以前介紹過的方法，來決定晶體管所用的型式并估算它的尺寸。由電路分析知，此電路中Q2 ，Q5飽和(且Q5為輸出管)，要通過較大的電流，所以可采用馬蹄形

48、結(jié)構(gòu)。Q4的瞬態(tài)電流很大，所以發(fā)射極有效長度也要大些。Q3管不通過大電流，采用單基極條結(jié)構(gòu)就可以了。多發(fā)射極晶體管Q1及電阻的設(shè)計可參考前面介紹的知識來進(jìn)行。隔離島的最小尺寸，可按元件的形狀，加上隔離槽與元件的間距(一般可取外延層厚度的兩倍)來決定。在實(shí)際的版圖中，考慮到布局、布線等因素，隔離島的實(shí)際尺寸稍大于上述的最小尺寸。,102,(4)畫布局布線草圖 畫此草圖的目的是：①大致安排一下各元件的位置。②畫出內(nèi)連

49、線的連接圖形，使?jié)M足設(shè)計原則中對Al線的要求(如連通、無交叉等)。 對此電路來說，考慮到電路引出端的排列，我們希望輸出管Q5安排在右下角，隔離槽的接點(diǎn)地放在右角，電源接點(diǎn)安排在左下角。這樣，多發(fā)射極晶體管Q1以及Q2分別安排在左上角及右上角就較為適宜了。 這一布局使壓焊點(diǎn)離管腳最近，不會發(fā)生熱壓引線交叉的現(xiàn)象。 布局、布線草圖如圖所示。由圖可見，內(nèi)引線中只有一條連線(R5接到Q5管基極)跨過

50、電阻R4，其余連線都沒有跨過元件，這是符合設(shè)計原則的。必須注意，電阻隔離島要接最高電位，即接電源電壓，隔離槽接地。,P. 359 圖18.23,103,(5)繪制IC版圖總圖 根據(jù)布局布線草圖，以一定的放大倍數(shù)把IC的平面布局布線圖畫在坐標(biāo)紙上，稱之為總圖。在描繪總圖時，除畫下各元件尺寸、隔離槽及內(nèi)外引線外，還要在管芯的周圍畫上壓焊塊作壓焊用。壓焊塊的尺寸根據(jù)壓焊方式和設(shè)備情況而定。要在壓焊塊下的N區(qū)制造隔

51、離區(qū)或進(jìn)行P型基區(qū)擴(kuò)散。 實(shí)際版圖上還有制版、光刻或監(jiān)測工藝的符號及圖形(微電子測試圖形)，這里略去。,104,TTL五管單元5輸入端與非門電路版圖總圖,P. 360 圖18.24,105,雙極型邏輯IC版圖設(shè)計舉例,圖4.1,1,2,3,4,5,T3,T1,T2,R4,R1,R2,R3,Vi,Vi,D,D1,106,圖B是圖A各層掩膜版的示意圖， 圖中設(shè)有畫出埋層擴(kuò)散版，集電極接觸磷穿透擴(kuò)散版和壓焊點(diǎn)鈍

52、化版。各次版圖的對準(zhǔn)是十分重要的。為此在每一張版圖上，除第一張和最后一張外，都應(yīng)有兩個用來對準(zhǔn)用的檢測圖形。小一些的對準(zhǔn)圖形用來對準(zhǔn)上一張版圖，大一些的對準(zhǔn)圖形用來對準(zhǔn)下一張圖。在第一張版圖上，僅有小一些的對準(zhǔn)圖形。在版圖的邊緣處還設(shè)計了供檢測元件電參數(shù)用的晶體管圖形和薄層電阻的圖形。,107,隔離擴(kuò)散版,108,基區(qū)擴(kuò)散版,109,發(fā)射區(qū)擴(kuò)散版,110,接觸孔版,111,金屬化版,112,,113,,圖19.2,114,,鋁柵工藝CM

53、OS反相器版圖舉例,,圖A為鋁柵CMOS反相器版圖示意圖?？梢?，為了防止寄生溝道以及p管、n管的相互影響，采用了保護(hù)環(huán)或隔離環(huán)：對n溝器件用p+環(huán)包圍起來， p溝器件用n+環(huán)隔離開，p+、n+環(huán)都以反偏形式接到地和電源上，消除兩種溝道間漏電的可能。,115,116,117,118,,D,119,120,121,122,8.4.3 源漏電容 p. 149,123,N阱,N阱,N阱,p. 156,Poly-S,,Al,,圖例：實(shí)線：擴(kuò)散

54、區(qū)，虛線：鋁，陰影線：多晶硅、黑方塊：引線孔,引線孔,,擴(kuò)散區(qū),,MR,P,,MR,N,,124,CMOS IC 版圖設(shè)計技巧 1、布局要合理 （1）引出端分布是否便于使用或與其他相關(guān)電路兼容，是否符合管殼引出線排列要求。（2）特殊要求的單元是否安排合理，如p阱與p管漏源p+區(qū)離遠(yuǎn)一些，使?pnp?，抑制Latch-up，尤其是輸出級更應(yīng)注意。（3）布局是否緊湊，以節(jié)約芯片面積，一般盡可能將各單元設(shè)計成方形

55、。（4）考慮到熱場對器件工作的影響，應(yīng)注意電路溫度分布是否合理。,125,2、單元配置恰當(dāng) （1）芯片面積降低10%，管芯成品率/圓片 可提高15?20%。 （2）多用并聯(lián)形式，如或非門，少用串聯(lián)形式，如與非門。 （3）大跨導(dǎo)管采用梳狀或馬蹄形，小跨導(dǎo)管采用條狀圖形，使圖形排列盡可能規(guī)整。,126,3、布線合理 布線面積往往為其電路元器件總面積的幾倍，在多層布線中尤為突出。擴(kuò)散條/多晶硅互連多為垂直方向，金屬連

56、線為水平方向，電源地線采用金屬線，與其他金屬線平行。長連線選用金屬。 多晶硅穿過Al線下面時，長度盡可能短，以降低寄生電容。 注意VDD、VSS布線，連線要有適當(dāng)?shù)膶挾取?容易引起“串?dāng)_”的布線（主要為傳送不同信號的連線），一定要遠(yuǎn)離，不可靠攏平行排列。,127,4、CMOS電路版圖設(shè)計對布線和接觸孔的特殊要求 （1）為抑制Latch up，要特別注意合理布置電源接觸孔和VDD引線，減小橫向電流密度和橫向電阻RS、RW。?

57、采用接襯底的環(huán)行VDD布線。? 增多VDD、VSS接觸孔，加大接觸面積，增加連線牢固性。? 對每一個VDD孔，在相鄰阱中配以對應(yīng)的VSS接觸孔，以增加并行電流通路。? 盡量使VDD、VSS接觸孔的長邊相互平行。? 接VDD的孔盡可能離阱近一些。? 接VSS的孔盡可能安排在阱的所有邊上（P阱）。,128,（2）盡量不要使多晶硅位于p+區(qū)域上多晶硅大多用n+摻雜，以獲得較低的電阻率。若多晶硅位于p+區(qū)域，在進(jìn)行p+摻雜時多晶硅已

58、存在，同時對其也進(jìn)行了摻雜——導(dǎo)致雜質(zhì)補(bǔ)償，使?多晶硅?。（3）金屬間距應(yīng)留得較大一些（3?或4?） 因?yàn)?，金屬對光得反射能力?qiáng)，使得光刻時難以精確分辨金屬邊緣。應(yīng)適當(dāng)留以裕量。,129,5、雙層金屬布線時的優(yōu)化方案 （1）全局電源線、地線和時鐘線用第二層金屬線。 （2）電源支線和信號線用第一層金屬線（兩層金屬之間用通孔連接）。 （3）盡可能使兩層金屬互相垂直，減小交疊部分得面積。,130,1. 阱——做N

59、阱和P阱封閉圖形處，窗口注入形成P管和N管的襯底2. 有源區(qū)——做晶體管的區(qū)域（G、D、S、B區(qū))，封閉圖形處是氮化硅掩蔽層，該處不會長場氧化層3. 多晶硅——做硅柵和多晶硅連線。封閉圖形處，保留多晶硅 4. 有源區(qū)注入——P+、N+區(qū)（select)。做源漏及阱或襯底連接區(qū)的注入5. 接觸孔——多晶硅，注入?yún)^(qū)和金屬線1接觸端子。6. 金屬線1——做金屬連線，封閉圖形處保留鋁7. 通孔——兩層金屬連線之間連接的端子8.

60、金屬線2——做金屬連線，封閉圖形處保留鋁,硅柵CMOS 版圖和工藝的關(guān)系,131,N well,P well,CMOS反相器版圖流程(1),1. 阱——做N阱和P阱封閉圖形，窗口注入形成P管和N管的襯底,132,N diffusion,,,CMOS反相器版圖流程(2),2. 有源區(qū)——做晶體管的區(qū)域（G、D、S、B區(qū))，封閉圖形處是氮化硅掩蔽層，該處不會長場氧化層,133,,P diffusion,,CMOS反相器版圖流程(2),2.

61、有源區(qū)——做晶體管的區(qū)域（G、D、S、B區(qū))，封閉圖形處是氮化硅掩蔽層，該處不會長場氧化層,134,Poly gate,,CMOS反相器版圖流程(3),3. 多晶硅——做硅柵和多晶硅連線。封閉圖形處，保留多晶硅,135,N+ implant,CMOS反相器版圖流程(4),,,4. 有源區(qū)注入——P+，N+區(qū)（select)。,136,P+ implant,CMOS反相器版圖流程(4),,,4. 有源區(qū)注入——P+、N+區(qū)（select)

62、。,137,contact,CMOS反相器版圖流程(5),,,5. 接觸孔——多晶硅，注入?yún)^(qū)和金屬線1接觸端子。,138,,Metal 1,,CMOS反相器版圖流程(6),6. 金屬線1——做金屬連線，封閉圖形處保留鋁,139,via,,CMOS反相器版圖流程(7),7. 通孔——兩層金屬連線之間連接的端子,140,Metal 2,,CMOS反相器版圖流程(8),8. 金屬線2——做金屬連線，封閉圖形處保留鋁,141,VDD,GND,

63、VDD,,GND,,inverter：,Schematic:,Layout:,input,,output,,m1,m2,m2,m1,,,,142,1. 有源區(qū)和場區(qū)是互補(bǔ)的，晶體管做在有源區(qū)處，金屬和多晶連線多做在場區(qū)上。 2. 有源區(qū)和P+,N+注入?yún)^(qū)的關(guān)系：有源區(qū)即無場氧化層，在這區(qū)域中可做N型和P型各種晶體管，此區(qū)一次形成。 3. 至于以后何處是NMOS晶體管，何處是PMOS晶體管，要由P+注入?yún)^(qū)和N+注入?yún)^(qū)那次光刻決

64、定。 4. 有源區(qū)的圖形（與多晶硅交疊處除外）和P+注入?yún)^(qū)交集處即形成P+有源區(qū)， P+注入?yún)^(qū)比所交有源區(qū)要大些。,須解釋的問題：,143,5. 有源區(qū)的圖形（與多晶硅交疊處除外）和N+注入?yún)^(qū)交集處即形成N+有源區(qū)， N+注入?yún)^(qū)比所交有源區(qū)要大些。6. 兩層半布線 金屬，多晶硅可做連線，所注入的有源區(qū)也是導(dǎo)體，可做短連線（方塊電阻大）。三層布線之間，多晶硅和注入有源區(qū)不能相交布線，因?yàn)橄嘟惶幮纬闪司w管，使得注入有源區(qū)